Giáo trình Kỹ thuật số - Nguyễn Trọng Hải

iải mã 2 chiều Nếu xây dựng một ROM 128x1 dùng cấu trúc ở phần trước phải sử dụng một bộ giải mã 7 sang 128, nghĩa là phải sử dụng đến một lượng lớn 128 các cổng NAND 7 ngõ vào, nếu thiết kế cho ROM với hàng triệu bits hoặc nhiều hơn sẽ không có bộ giải mã 20 sang 1048576. Thay vào đó người ta sẽ sử dụng cấu trúc khác được gọi là giải mã hai chiều (two-dimentional decoding) D1 A0 A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A2 D3 HI D0 HI D2 0 A1 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 121 Ví dụ, ROM 128 x 1 3 bit địa chỉ cao A6A5A4 sẽ chọn hàng, mỗi hàng chứa 16 bit bắt đầu tại địa chỉ A6A5A40000. Khi đặt địa chỉ cho ROM, 16bit ở hàng được chọn đưa vào bộ MUX và 4 bit địa chỉ thấp sẽ chọn bit data mong muốn. Ngoài việc giảm tính phức tạp việc giải mã, giải mã 2 chiều có một thuận lợi khác là ROM có một kích thước vật lý gần vuông, điều này quan trọng cho việc chế tạo và đóng gói IC Với ROM có nhiều ngõ ra dữ liệu, các dãy lưu trữ tương ứng với mỗi ngõ ra dữ liệu có thể được làm hẹp hơn để đạt được bố trí chip gần với hình vuông hơn. Ví dụ, Một bố trí của ROM 32K x 8 A12 A11 A10 9 to 512 decoder A6 A7 A8 A9 A13 A14 512 x 64 array 512 x 64 array 512 x 64 array 512 x 64 array 512 x 64 array 512 x 64 array 512 x 64 array 512 x 64 array 64 to 1 MUX 64 to 1 MUX 64 to 1 MUX 64 to 1 MUX 64 to 1 MUX 64 to 1 MUX 64 to 1 MUX 64 to 1 MUX A0 A1 A2 A3 A4 A5 A2 A4 A B C G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A6 A0 D0 HI D0 G2 S0 S1 S2 S3 0 1 2 3 4 5 6 7 8 9 101112131415 A1 HI 0 A3 A5 0 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 122 4.9.3. Các kiểu ROM thương mại Bảng các kiểu ROM thương mại Kiểu Công nghệ Chu kỳ đọc Chu kỳ ghi Chú thích Mask ROM Mask ROM PROM EPROM EEPROM NMOS, CMOS Bipolar Bipolar NMOS, CMOS NMOS 25 – 500ns <100ns <100ns 25-500ns 50-500ns 4 tuần 4 tuần 5 phút 5 phút 10ms/bytes Ghi 1 lần, công suất thấp Ghi 1 lần, công suất cao, mật độ thấp Ghi 1 lần công suất cao, không có mặt nạ Dùng lại được, công suất thấp Giới hạn 10000 lần ghi/vị trí Các ROM thông dụng nhất là các EPROM: 2764, 27128, 27256, và 27512 8K x 8 16K x 8 32K x 8 Chú ý: chân VCC phải nối với +5V chân VIH phải nối với tín hiệu logic HIGH hợp lệ chân VPP dùng để đưa vào điện áp lập trình 4.9.4. Các ngõ vào điều khiển và định thì ROM Các ngõ ra của ROM thường phải được nối vào một BUS 3 trạng thái, ở đó các thiết bị khác có thể lái BUS ở các thời điểm khác nhau. Do đó, phần lớn các chip ROM thương mại có ngõ ra dữ liệu 3 trạng thái và một ngõ vào Output Enable (OE: cho phép xuất) để cho phép các ngõ ra Nhiều ứng dụng ROM đặc biệt là ứng dụng lưu trữ chương trình sẽ có nhiều ROM được nối chung vào 1 BUS, mỗi lần chỉ có 1 ROM lái BUS. Phần lớn các ROM có ngõ vào chip select (CS: chọn chip) để làm đơn giản việc thiết kế các hệ thống. Ngoài OE còn cần phải có CS để cho phép ngõ ra 3 trạng thái Tuy nhiên trong nhiều ROM, CS cũng làm việc như ngõ vào cắt nguồn cấp điện (power down input), CS ở mức không tích cực thì không cấp nguồn cho các decoder nội, các driver và các MUX của ROM. Ở chế độ chờ này (standby mode) 1 ROM tiêu thụ ít hơn 10% công suất so với chế độ hoạt động (active mode). 2764 10 9 8 7 6 5 4 3 25 24 21 23 2 20 22 27 1 11 12 13 15 16 17 18 19 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 CE OE PGM VPP O0 O1 O2 O3 O4 O5 O6 O7 27128 10 9 8 7 6 5 4 3 25 24 21 23 2 26 20 22 27 1 11 12 13 15 16 17 18 19 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 CE OE PGM VPP O0 O1 O2 O3 O4 O5 O6 O7 27256 10 9 8 7 6 5 4 3 25 24 21 23 2 26 27 20 22 1 11 12 13 15 16 17 18 19 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 CE OE VPP O0 O1 O2 O3 O4 O5 O6 O7 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 123 Hình sau chỉ các ngõ vào CS và OE được sử dụng như thế nào ở bên trong một ROM tiêu biểu 4.9.5. Thiết kế hệ tuần tự dùng ROM Có thể thiết kế dễ dàng một hệ tuần tự dùng ROM kết hợp với các FF. Mô hình tổng quát của hệ tuần tự dùng ROM và các D-FF có xung nhịp Phần tổ hợp của hệ tuần tự có thể dùng ROM để thực hiện các hàm ra (Z1, Z2, , Zn) và các hàm trạng thái kế (Q1+, Q2+, , Qk+). Trạng thái của hệ được chứa trong một thanh ghi (tạo bằng các D-FF) và đưa hồi tiếp về ngõ vào của ROM. row decoder Power on Storage Array Power on Power on colum MUX A0 A1 Am-1 Am Am+1 An-1 CS OE Q1 Z2 ROM X1 X2 Xm Q1 Q2 Qk Z1 Zn CK Q2 D2 CK Qk Dk CK Clock + 1Q + 2Q + kQ D1 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 124 Như vậy hệ tuần tự với m input, n output và k biến trạng thái có thể được cài đặt bằng k D-FF và ROM với (m+k) ngõ vào (nghĩa là 2m+k từ word) và (n+k) output Thương dùng D FF hơn JK FF vì sử dụng các FF với 2 ngõ vào sẽ cần phải tăng số ngõ ra ở ROM. Ví dụ, Thiết kế mạch chuyển đổi mã BCD sang mã quá 3, ngõ vào và ra là nối tiếp với LSB đi trước input (BCD) X Output (excess – 3) Y t3 t2 t1 t0 t3 t2 t1 t0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 1 1 1 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 Bảng trên liệt kê các input và output mong muốn tại các thời điểm t0, t1, t2 và t3 Trước hết thành lập bảng trạng thái, sau đó rút gọn bảng bằng cách so các hàng giống nhau thì gom lại. Khi so các hàng có chứa dấu gạch ngang (đây là trường hợp “don’t care” thì dấu gạch ngang sẽ khớp với bất cứ trạng thái nào hoặc bất cứ giá trị ra nào. Bằng cách so khớp các hàng theo cách này, ta có H ≡ I ≡ J ≡ K ≡ L và M≡ N ≡ P, sau khi khử I, J, K, L N và P thấy rằng E ≡ F ≡ G và bảng được thu gọn thành 7 hàng sau Thời gian Chuỗi vào nhận được Trạng thái hiện tại Trạng thái kế X = 0 X=1 Giá trị ra hiện tại (Z) X=0 X=1 t0 reset A B C 1 0 t1 0 1 B C D E F G 1 0 0 1 t2 00 01 10 11 D E F G H I J K L M N P 0 1 1 1 1 0 0 0 t3 000 001 010 011 100 101 110 111 H I J K L M N P A A A A A A A A A A - - - - - - 0 0 0 0 0 1 1 1 1 1 - - - - - - Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 125 Bảng trạng thái được rút gọn của bộ chuyển đổi mã Thời gian Trạng thái hiện tại Trạng thái kế X = 0 X=1 Giá trị ra hiện tại (Z) X=0 X=1 t0 A B C 1 0 t1 B C D E F G 1 0 0 1 t2 D E H H H M 0 1 1 0 t3 H M A A A - 0 1 1 - Có thể dùng một cách khác để suy ra bảng trên bằng cách bắt đầu bằng giản đồ trạng thái. Giản đồ trạng thái có dạng hình cây. Mỗi đường bắt đầu ở trạng thái reset biểu diễn một trong 10 chuỗi vào có thể có Bảng gán trạng thái và bảng chuyển trạng thái Thời gian Trạng thái hiện tại Q1Q2Q3 Q1+Q2+Q3+ X=0 X=1 Z 0 1 t0 A 000 010 011 1 0 t1 B C 010 011 101 100 100 100 1 0 0 1 t2 D E 101 100 111 111 111 110 0 1 1 0 t3 H M 111 110 000 000 000 --- 0 1 1 --- A B C D F E G H L J N I M K P 0/1t0 t1 0/1 1/0 0/0 1/1 0/1 1/0 0/1 1/0 0/1 1/0 1/1 0/0 1/0 Reset t2 t3 0/0 1/1 0/0 0/0 0/1 0/0 1/1 0/1 0/0 0/1 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 126 Cài đặt bộ chuyển đổi mã này dùng ROM và các D-FF. Vì có 7 trạng thái nên cần 3 DFF. Như vậy cần ROM có 4 input (24 word) và 4 output . Dùng gán nhị phân trực tiếp, xây dựng bảng chuyển trạng thái cho trạng thái kế của các D-FF như là hàm của trạng thái hiện tại và input. Vì đang sử dụng các D FF, D1 = Q1+, D2=Q2+, D3=Q3+. bảng chân trị cho ROM xây dựng được dễ dàng từ bảng chuyển trạng thái. Như vậy các output của ROM (Z, D1, D2, D3) là các hàm của các input của ROM (X, Q1, Q2, Q3) (a) Bảng trạng thái (b) bảng chuyển trạng thái T. thái h.tại T. thái kế X=0 X=1 G.trị ra h.tại Z X=0 X=1 Q1Q2Q3 Q1+Q2+Q3+ X=0 X=1 Z X=0 X=1 A B C 1 0 A 000 001 010 1 0 B C D E E E 1 0 0 1 B C 001 010 011 100 100 100 1 0 0 1 D E H H H M 0 1 1 0 D E 011 100 101 101 101 110 0 1 1 0 H M A A A --- 0 1 1 --- H M 101 110 000 000 000 --- 0 1 1 --- Bảng chân trị cho ROM X Q1 Q2 Q3 Z D1 (Q1+) D2 (Q2+) D3 (Q3+) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 0 1 x 0 0 1 1 0 1 x x 0 0 1 1 1 0 0 x 0 1 1 1 1 0 x x 0 1 0 0 0 0 0 x 1 0 0 0 1 0 x x 1 1 0 1 1 0 0 x 0 0 0 1 0 0 x x Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 127 Cài đặt mạng tuần tự dùng ROM 4.10. PLD tổ hợp (Combinational PLD) 5.3.1. Dãy logic lập trình được (PLA) PLA thực hiện cùng chức năng cơ bản như ROM. Một PLA với n input và m output có thể cài đặt m hàm của n biến. Tổ chức nội của PLA thì khác với tổ chức nột của ROM Cấu trúc PLA (PLA nxm với p số hạng tích) Ví dụ, Tổ chức nội của PLA 4x3 với 6 số hạng tích + 3Q + 2Q + 1Q Q1 ROM 16 words x 4 bit X1 Q1 Q2 Q3 Z D1 CK Q2 D2 CK Q3 Dk CK Clock Dãy AND Dãy OR n input p đường word (số hạng tích) m đường ra Dãy AND Dãy OR Các đường Word Output F1 c d b'c bc abd a a'bd ab'c' F3 c b F2 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 128 Với ký hiệu Bảng PLA cho PLA ở trên a b c d F1 F2 F3 0 1 1 - - - 1 1 0 0 - 1 - - 0 1 1 1 1 1 - - - - 1 1 1 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 Mỗi hàng trong bảng biểu diển một số hạng tích tổng quát. Cĩ hai loại PLA: • PLA lập trình mặt nạ (Mask programmable): được lập trình lúc chế tạo (tương tự PROM) • PLA lập trình trường (field programmable) có các nối kết cầu chì (fusible link) có thể làm đứt để lưu trữ các mẫu trong các dãy AND và OR. Chú ý. Khi số biến vào nhỏ, thì tổng quát là ROM kinh tế hơn dùng PLA. Tuy nhiên khi số biến vào lớn, PLA thường cho giải pháp kinh tế hơn ROM 5.3.2. Logic dãy lập trình được PAL (Programmable Array Logic) PAL là trường hợp đặc biệt của PLA, trong đó các dãy AND lập trình được và dãy OR là cố định. Cấu trúc cơ bản của PAL thì giống như PLA Một đoạn PAL a' a'bd d b a' a'bd b d F3 a'bd c a'bd c ab'c' ab'c' bc bc F3 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 129 Vì chỉ có dãy AND là lập trình được, do đó PAL kinh tế hơn PLA. Các nhà thiết kế logic thường sử dụng các PAL để thay thế các cổng logic khi phải cài đặt nhiều hàm Phần lớn các nhà sản xuất PAL chỉ ra thiết kế nội của PAL ở ký hiệu của nó Ví dụ PAL 16 L 8 B – 4 `số input tiêu tán công suất 1/4w Cấu trúc ra tốc độ Số output Với cấu trúc ra H = High ngõ ra tác động mức cao L = Low ngõ ra tác động mức thấp C = Complement ngõ ra có cả hai đường tác động mức cao và thấp Tốc độ: khoảng trắng – tốc độ chuẩn A= tốc độ cao B=tốc độ rất cao D=tốc độ cực cao Tiêu tán công suất blank = full -2 = ½ -4 = ¼ Ví dụ, ký hiệu logic truyền thống cho PAL 16L8 chân 10, 20 cho nguồn và đất Xem thêm sơ đồ logic của PAL 14L4 và PAL 1246 ở các trang 240, 241 trong Fundamentals of logic design của Roth PAL16L8 1 2 3 4 5 6 7 8 9 11 19 18 17 16 15 14 13 12 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 O1 O2 O3 O4 O5 O6 O7 O8 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 130 Khi thiết kế với PAL phải đơn giản hóa các phương trình logic và cố đưa chúng khớp vào một (hoặc nhiều) các PAL. Không giống như các PLA (tổng quát hơn) các số hạng AND không thể chia sẻ cho 2 hay nhiều cổng OR, với một kiểu PAL cho trước, số số hạng AND đưa vào mỗi cổng OR là cố định và bị giới hạn. Nếu số số hạng AND trong hàm được đơn giản là quá lớn thì ta có thể chọn PAL có nhiều ngõ vào và ít output hơn Ví dụ, dùng PAL thiết kế mạch đổi một số nhị phân 4 bit sang số HEX và xuất mã ASCII 7 bit cho số hex Input mã ASCII cho số mã hex W X Y Z số hex A6 A5 A4 A3 A2 A1 A0 0 0 . . 1 1 . . 1 0 0 0 0 1 0 0 0 1 1 0 1 1 0 1 0 1 9 A F 0 0 0 1 1 1 1 1 0 0 1 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 1 0 Chú ý: Vì A5 = A4 và A6 = 4A nên chỉ cần dùng PAL tạo ra 5 hàm của 4 biến Để viết được bảng PAL phải rút gọn các hàm ra và kết quả như sau 4 4 3 3 A =W+X.Y A =WX+WY A =WX.Y A =W+X+Y 2 2 1 A =WX+XZ+XY A =X+WY.Z A =WX.Y.Z+YZ+WY 0A =WZ+X.YZ+WXZ+WYZ Sau đó tìm các PAL thích hợp để cài đặt các hàm trên. Chọn được PAL12H6, có một output không dùng. Có thể viết lại chương trình cho A2 như sau PAL W X Y Z A0 A1 A2 A3 A4 A5 A6 B Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 131 2A =WX+(XZ+XY)=WX+B với B=XZ+XY rồi có thể sử dụng ngõ ra thêm để tạo ra B và nối B vào một trong các ngõ vào PAL như ở hình trên. Với cách này ta thể tạo ra 5 hàm với một PAL Xem thêm các ví dụ trong chương 8 của Digital desgn principle and practices của John F. Wakerly 5.3.3. Thiết kế hệ tuần tự dùng PLA Có thể cài đặt các hệ tuần tự dùng PLA và các FF theo cách tương tự như dùng ROM và các FF. Tuy nhiên trong trường hợp các PLA, sự gán trạng thái là quan trọng vì việc sử dụng các phép gán tốt có thể giảm được số các số hạng tích cần có và từ đó giảm được kích thươc của PLA Ví dụ, cài đặt bảng trạng thái của VD thiết kế dùng ROM nhưng bây giờ dùng 1 PLA 3 DFF. T. thái h.tại T. thái kế X=0 X=1 G.trị ra h.tại Z X=0 X=1 A B C 1 0 B C D E E E 1 0 0 1 D E H H H M 0 1 1 0 H M A A A --- 0 1 1 --- Cấu hình mạch thì giống như dùng ROM ngoại trừ thay thế ROM bằng một PLA với kích thướng thích hợp. Sử dụng phép gán nhị phân trực tiếp dẫn đến bảng chân trị sau X Q1 Q2 Q3 Z D1 (Q1+) D2 (Q2+) D3 (Q3+) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 1 0 0 1 0 1 x 0 0 1 1 0 1 x x 0 0 1 1 1 0 0 x 0 1 1 1 1 0 x x 0 1 0 0 0 0 0 x 1 0 0 0 1 0 x x 1 1 0 1 1 0 0 x 0 0 0 1 0 0 x x Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 132 Có thể chứa bảng này trong một PLA 4 input, 13 số hạng tích và 4 output nhưng thấy rằng nó sẽ không thuận lợi hơn việc dùng ROM đã làm ở phần trước. Nếu sử dụng phép gán trạng thái, phương trình ra và phương trình vào các D-FF 21211 QQQQD += 22 QD = 3212121323 QQ.Q.XQ.QXQQXQ.QD +++= 33 XQQXZ += Bảng PLA tương ứng với các phương trình này như sau. X Q1 Q2 Q3 Z D1 (Q1+) D2 (Q2+) D3 (Q3+) - - - - 0 1 0 0 1 1 0 - - 1 0 0 - - 0 1 0 0 0 0 1 - - - - - 1 - - 0 0 1 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 Để cài đặt bảng này cần 1 PLA có 4 input, 9 số hạng tích và 4 output. 5.3.4. Thiết kế hệ tuần tự dùng PAL Dùng các PAL tổ hợp, cách thiết kế tương tự như với PLA nhưng phải chú ý rút gọn hàm ra 4.11. PLD tuần tự (sequential PLD = PLA(PAL)+các FF) Phần lớn các thiết kế số cần các FF, các PLD có chứa các FF như vậy thường được gọi là PLD có thanh ghi (registered PLD) hay PLD tuần tự. Một đoạn của PAL tuần tự. D-FF được lái từ một cổng OR. Ngõ ra FF được đưa hồi tiếp về dãy AND lập trình được qua một bộ đệm. Như vậy các ngõ vào cổng AND có thể được nối vào A, A ,,Q hay Q . Các phương trình trạng thái kế A A B B Q Q A B D Q Q EN Q clock Bộ đệm ra đảo 3 t.thái Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 133 QBAQBADQ +==+ Ngõ ra FF được nối vào bộ đệm đảo 3 trạng thái, cho phép khi EN=1 Đặc tính của một số PAL tuần tự thông dụng. Mỗi PAL chứa 1 thanh ghi có từ 4 đến 10 D-FF. 6 PAL đầu trong bảng tương tự với 16R4 (có 1 dãy cổng AND với 16 input và 4 D-FF) Kiểu Số ngõ vào (trực tiếp+hồi tiếp + các IO) Số ngõ ra (FF + IO) Số các cổng AND trên cổng OR 16R4 16R6 16R8 20R4 20R6 20R8 20X4 20X8 20X10 8+4+4 8+6+2 8+8+0 12+4+4 12+6+2 12+8+0 10+4+6 10+8+2 10+10+0 4+4 6+2 8+0 4+4 6+2 8+0 4+6 8+2 10+0 8 8 8 8 8 8 3/2* 3/2* -/2 Ghi chú: * 3 với các ngõ ra tổ hợp, 2 cho các ngõ vào D FF 3 PAL cuối trong bảng chỉ các “XOR PAL”. XOR PAL có một cổng XOR lái mỗi ngõ vào D FF như sau Trong PAL này, mỗi cổng XOR được lái bằng hai cổng OR, và mỗi cổng OR được lái bằng 2 cổng AND, các ngõ ra FF có thể được hồi tiếp về các cổng AND như trong các PAL có thanh ghi khác. Dạng tổng quát của phương trình trạng thái kế cho mỗi FF trong XOR PAL là )PP()PP(DQ 4321 +⊕+==+ Với P1 P2 P3 P4 là các số hạng tích Để minh họa việc sử dụng các XOR PAL, thiết kế một bộ đếm nhị phân 4 bit (đếm lên, đếm xuống) với 3 ngõ vào điều khiển U(up), D(down) và L (load). Khi U=1 bộ đếm tăng thêm 1, khi D = 1 bộ đếm giảm 1, và khi L =1, bộ đếm nạp dữ liệu song song từ các ngõ vào dữ liệu của nó (DI) Bảng các trạng thái kế của bộ đếm cho U=1 và cho D=1, giả sử rằng U=D=1 không xảy ra D Q Q EN Q clock Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 134 U=1 D=1 Q3 Q2 Q1 Q0 Q3+ Q2+ Q1+ Q0+ Q3+ Q2+ Q1+ Q0+ 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 Trước hết, suy ra các phương trình trạng thái kế cho bộ đếm lên. Trong mọi hàng Q0 khác Q0+ vì vậy FF Q0 phải thay đổi trạng thái ở mọi xung nhịp khi U=1 vì lẽ đó Q0+ = Q0 ⊕ U Nhận thấy Q1 thay đổi (Q1 ≠ Q1+) chỉ nếu Q0 =1. vì thế Q1+ = Q1 ⊕ UQ0 Q2 thay đổi trong các hàng 3, 7, 11 và 15 chỉ khi Q1 = Q0 = 1 vì thế Q2+ = Q2 ⊕ UQ1Q0 Q3 thay đổi trạng thái chỉ trong những hàng mà Q2 =Q1=Q0=1, vì thế Q3+= Q3 ⊕ UQ2Q1Q0 Tương tự, bằng cách quan sát bảng, có thể suy ra các phương trình cho bộ đếm xuống khi D=1 Q0+ = Q0 ⊕ D Q1+ = Q1 ⊕ D 0Q Q2+ = Q2 ⊕ D 10 Q.Q Q3+ = Q3 ⊕ D 210 Q.Q.Q Tổng quát để sử dụng XOR PAL, phải biểu diễn trạng thái kế của Qi ở dạng Qi+ = Qi ⊕ Fi Các Fi được tìm bằng phương pháp quan sát hoặc rút gọn bằng bảng Karnaugh Tiếp tục thiết kế bộ đếm lên xuống với ngõ vào điều khiển U, D, L. Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 135 Trước hết xét trường hợp khi U=D=0. Khi L=1, bộ đếm được nạp song song từ các ngõ vào dữ liệu của nó (DI), và khi L=0 trạng thái bộ đếm giữ không đổi. Dựa vào tính chất hàm Boolean f(x1, x2,, xn) = x1f(1, x2, ,xn) + 1x f(0,x2,,xn) Như vậy phương trình trạng thái kế cho mỗi FF là Qi+ = LDi +L’DI Kết hợp các phương trình khi xét cả U, D, L. Giả sử L=1 ảnh hưởng lên cả U=1 hay D=1 và U=D=1 không bao giờ xảy ra. Nếu bắt đầu bằng phương trình Q0+ = Q0 ⊕ U thay Q0+ bằng LD0+L’Q0 và thay U bằng U+D, được Q0+ = (LD0+L’Q0)⊕ (U+D). Phương trình này cho kết quả đúng khi L=0 và U hoặc D là 1. Để đảm bảo L=1 ảnh hưởng ưu tiên hơn đếm lên đếm xuống, ta phải nhân U và D cho L’, các phương trình sau còn lại cũng làm tương tự, ta có Q0+ = (LD0+L’Q0) ⊕ (UL’+DL’) Q1+ = (LD1+L’Q1) ⊕ (UL’Q0 + DL’Q’0) Q2+ = (LD2+L’Q2) ⊕ (UL’Q0Q1 + DL’Q’0Q’1 ) Q3+ = (LD3+L’Q3) ⊕ (UL’Q0Q1Q2 + DL’Q’0Q’1Q’2) Khi L=D=0, các phương trình này rút gọn trường hợp chỉ đếm lên, và khi L=U=0 các phương trình này rút gọn về trường hợp đếm xuống Các dạng phương trình tổng hợp ở trên thích hợp để cài đặt bằng XOR PAL 4.12. Các PLD tuần tự khác Khi công nghệ IC đã được cải tiến, nhiều loại PLD khác ra đời, các PLD mới dựa trên những mở rộng của khái niệm PAL hoặc dựa trên các dãy cổng 22V10 là 1 PLD rất linh hoạt mà có thể dùng nó để cài đặt các mạng tổ hợp và tuần tự. 22V10 có 12 chân dành riêng cho ngõ vào và 10 chân có thể lập trình hoặc làm ngõ vào hoặc ngõ ra. Chứa 10 D-FF, 10 cổng OR, số cổng AND đưa vào mỗi cổng OR từ 8 đến 16. Mỗi cổng OR lái một logic macrocell, mỗi macrocell chứa 1 D-FF, các FF có cùng clock, một ngõ vào reset bất đồng bộ chung (AR= Asynchronuos Reset) và một ngõ vào đặt trước đồng bộ chung (SP= synchronuos Preset) Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 136 Sơ đồ khối của 22V10 Chi tiết của một macrocell xuất của 22V10. S1 S0 S VCC VCC F0 F1 Bài Giảng Kỹ Thuật Số Chương 4 GV: Nguyễn Trọng Hải Trang 137 Các kết nối đến các chân ra có thể điều khiển được bằng cách lập trình macrocell này. Các ngõ và điều khiển MUX xuất S1 S0 chọn một trong các ngõ vào dữ liệu. Ví dụ, S1S0 =10 chọn ngõ vào dữ liệu 2. Khi cầu chì F1 hở (S1 =1), FF bị bỏ qua và ngõ ra từ cổng OR. Ngõ ra cổng OR cũng được hồi tiếp về để có thể dùng như một ngõ vào của dãy cổng AND Nếu F1 còn nguyên (S1=0), thì ngõ ra FF được nối vào chân ngõ ra và nó cũng được hồi tiếp về để có thể dùng nó làm ngõ vào cổng AND. Khi cầu chì Fo hở (S0=1), ngõ ra không bị đảo để nó tác động mức cao. Khi F0 còn nguyên (S0=0), ngõ ra bị đảo nên nó tác động mức thấp. Chân ngõ ra được lái bằng bộ đệm đảo 3 trạng thái. Khi ngõ ra bộ đệm ở trạng thái tổng trở cao, cổng OR và FF không nối với chân ngõ ra (xuất) và chân này có thể dùng làm ngõ vào Ví dụ, Dùng 22V10 thiết kế bộ điều khiển đèn giao thông cho giao lộ c