Đồ án Nghiên cứu phát triển bộ PLL số cho các ứng dụng sử dụng biến áp áp điện

nạp của tụ Cin Từ t0 đến t2: thời gian chết (hai khóa S1 và S2 đều không có xung áp vào cực G) Từ t2 đến t3: thời gian ON của khóa S1 Từ t3 đến t4: thời gian phóng của tụ Cin Từ t0 đến t5: thời gian chết Dòng điện cộng hưởng i(t) được biểu diễn bởi công thức 3.1 dưới đây: ( 31) Với và là biên độ và pha ban đầu của dòng điện cộng hưởng i(t). Sau khi khóa S2 chuyển sang trạng thái OFF tại thời điểm t0 thì dòng điện này không chạy qua S2 nữa mà chạy qua tụ điện Cin và tụ điện Cin được nạp trong thời gian từ t0 đến t1, vì qui ước về chiều khác nhau nên dòng nạp cho tụ Cin trong thời điểm này là: ( 32) Điện áp tụ Cin trong giai đoạn này sẽ tăng cho tới khi vượt quá điện áp một chiều của nguồn một chiều. Khi đó diode mắc song song ngược với S1 (không thể hiện trên hình vẽ) sẽ dẫn và đưa điện áp trên S1 về 0. Diode song song ngược này dẫn dòng trong thời gian rất ngắn t1 đến t2. Tại t2 thì S1 được phát xung ở cực G và chuyển lên trạng thái ON sau đó tại t3 thì chuyển về trạng thái OFF. Trong khoảng thời gian t3 đến t4 thì hai khóa S1 và S2 đều ở trạng thái OFF vì thế cho nên tụ Cin phóng điện và dòng phóng lúc này cũng chính là dòng cộng hưởng i(t). Do vậy nên điện áp đầu vào Vin hay cũng chính là điện áp trên khóa S2 giảm và do đó điện áp trên khóa S1 tăng. Khi điện áp đầu vào Vin về 0 tại t4 thì diode song song ngược của S2 (không thể hiện trên hình vẽ) dẫn dòng. Quá trình phóng/nạp của tụ Cin cứ lặp đi lặp lại nhằm đảm bảo điều kiện đóng cắt ZVS (Zero Voltage Switching). Đây là một điều kiện quan trọng để nâng cao hiệu suất của bộ biến đổi[5]. Để đảm bảo mạch hoạt động theo điều kiện đóng cắt ZVS thì hai điều kiện sau đây phải thỏa mãn: Hình 34. Quan hệ pha giữa dòng điện cộng hưởng irL và điện áp tụ đầu vào Vin Điều kiện về điện áp ngưỡng của tụ đầu vào Cin: Khi mà điện cảm Lr nạp tụ Cin như ở hình 3-4 thì điện tích của tụ đầu vào Cin được phóng nạp bởi dòng điện cộng hưởng irL được tính là: với dV là biến thiên điện áp trên tụ Cin và dt là thời gian phóng nạp của tụ. Để hoạt động ở chế độ ZVS thì giá trị lớn nhất của điện áp tụ Cin phải thỏa mãn: và trong mỗi chu kì hoạt động thì tụ Cin phải được phóng nạp hoàn toàn. Điều kiện về thời gian chết giữa S1 và S2: để có đủ thời gian cho cuộn cảm Lr nạp điện hay tụ Cin phóng điện thì thời gian trễ td phải lớn hơn hay bằng thời gian phóng hay nạp. Theo [5] thì thời gian td được chọn theo điều kiện: với T là chu kì hoạt động. Dựa vào những phân tích trên, hoạt động của biến áp áp điện cấp nguồn bởi bộ biến đổi lớp D được mô phỏng bằng phần mềm Matlab/Simulink. Tần số hoạt động nằm gần tần số cộng hưởng của biến áp với độ rộng xung được giữ cố định 40%. Thông số biến áp được cho trong bảng 3-1 [1]: Bảng 3–1. Thông số biến áp áp điện BAAĐ Cin Lr Cr Rm N Co 50nF 0,41mH 6,7nF 0,22Ω 107 20pF Giá trị tải: Theo (3-1), (3-2): Dải tần số cộng hưởng theo (2-6) và (2-7): ( 33) ( 34) ( 35) Tiến hành mô phỏng trên Matlab/Simulink ứng với hai trường hợp của tần số: Ngoài dải tần số cộng hưởng. Trong dải tần cộng hưởng. Sơ đồ mô phỏng: Hình 35. Sơ đồ mô phỏng sơ đồ điều khiển lớp D Hình 36. Tần số 95kHz (ngoài dải cộng hưởng) Hình 37. Tần số 97kHz (trong dải cộng hưởng) Trong đó: Vgs1, Vgs2 lần lượt là xung phát vào cực G của hai van S1, S2. Vin là điện áp vào biến áp áp điện hay là điện áp trên tụ Cin. I(t) là dòng chạy vào biến áp (dòng cộng hưởng). Nhận xét: Khi hoạt động ở ngoài dải tần cộng hưởng, các van S1, S2 được mở khi điện áp trên van chưa về 0 (không đảm bảo đóng cắt van theo ZVS). Theo [3], hệ quả này dẫn đến tổn hao trên van và tổn hao trên biến áp áp điện lớn, nhiệt độ biến áp tăng lên khiến hiệu suất biến áp giảm. Khi hoạt động ở trong dải tần cộng hưởng, các van S1, S2 được mở khi điện áp trên van đã về 0 hoặc nhỏ (đảm bảo đóng cắt van theo ZVS). Nhờ vậy, tổn hao trên van và tổn hao trên biến áp áp điện nhỏ, hiệu suất biến áp tăng lên. Theo [1], tổn hao và nhiệt độ càng tăng khi tăng điện áp nguồn đầu vào (hình 3-8). Hình 38. Sự thay đổi nhiệt độ biến áp theo điện áp vào và thời gian hoạt động Sơ đồ điều khiển lớp E Mạch nguyên lý của sơ đồ điều khiển lớp E được cho như hình 3-9. Mạch chỉ gồm một van công suất S (Mosfet) với một diode mắc song song ngược. Van S phối hợp với mạch tương đương của biến áp áp điện tạo thành bộ biến đổi lớp E. Nhờ vậy, điện áp đầu ra của bộ biến đổi có dạng hình sin đồng thời tạo điều kiện ZVS cho van S. Hình 39. Sơ đồ điều khiển biến áp áp điện lớp E Trong mạch nguyên lý trên, điện cảm đầu vào Lf có giá trị lớn để hạn chế dòng đỉnh đầu vào và đảm bảo dòng cộng hưởng chạy qua mạch cộng hưởng (hay biến áp áp điện) là hình sin. Khi khóa S chuyển sang trạng thái OFF, điện áp trên Cin phóng qua mạch RLC của biến áp. Sau khi xả hết, điện áp trên tụ điện Cin trở về 0, cũng là điện áp trên van S. Lúc này, diode song song với van bắt đầu dẫn dòng điện chạy qua. Nếu van S được mở vào giai đoạn này thì tổn hao trên van sẽ không đáng kể (điều kiện ZVS). Quá trình được mô tả trên hình 3-10. Hình 310. Mô tả hoạt động bộ biến đổi lớp E Hoạt động của bộ biến đổi lớp E được mô phỏng bằng sơ đồ hình 3-11. Độ rộng xung vào cực G của van S là 50%. Điện áp vào cấp VDC=5V. Tần số: 97kHz. Các thông số biến áp đã cho trong bảng 3-1. Điện cảm và giá trị tải: ( 36) Hình 311. Sơ đồ mô phỏng sơ đồ điều khiển lớp E Trong đó, Vout là điện áp đầu ra (điện áp trên tải), Vgs là xung phát vào cực G của van S, Vin và Iin lần lượt là điện áp và dòng điện đầu vào của biến áp áp điện. Theo hình 3-12, hiệu suất lớn nhất của biến áp áp điện đạt được khi độ lệch pha giữa điện áp đầu vào Uin và dòng chạy qua nhánh RLC bằng 0. Nói cách khác, điểm hoạt động cộng hưởng hoạt động của bộ biến đổi lớp E này phụ thuộc vào sự thay đổi của tải. Hình 312. Kết quả mô phỏng Nhận xét: Van và đầu vào sơ cấp biến áp phải chịu điện áp cao hơn nhiều so với sơ đồ bộ biến đổi lớp D. Điều này dẫn đến tổn hao trên van lớn, giảm hiệu suất thậm chí có thể gây hỏng biến áp. Thêm nữa, theo [7], điều kiện mở van ZVS cũng bị thu hẹp lại. Theo [1], tổn hao và nhiệt độ càng tăng khi tăng điện áp nguồn đầu vào bộ biến đổi lớp E (hình 3-13). Hình 313. Sự thay đổi nhiệt độ biến áp theo điện áp vào và thời gian hoạt động [1]. Thuật toán điều khiển bám tần số cộng hưởng Về nguyên lí, biến áp áp điện được sử dụng với mục đích biến đổi điện áp. Như vậy việc điều khiển biến áp áp điện cần đáp ứng được hai yêu cầu chính sau: Đảm bảo hiệu suất biến đổi. Đảm bảo chất lượng đầu ra. Theo kết quả phân tích ở chương 2, để đảm bảo yêu cầu thứ nhất thì biến áp áp điện cần được hoạt động tại một trong số những tần số cộng hưởng của nó. Tuy nhiên tần số cộng hưởng của biến áp áp điện lại phụ thuộc nhiều yếu tố: Sự thay đổi giá trị tải. Sự thay đổi của điều kiện làm việc: nhiệt độ, thời gian hoạt động… Với yêu cầu thứ hai, thì tùy vào ứng dụng mà biến áp áp điện được sử dụng thì sẽ có những yêu cầu khác nhau. Nhưng nói chung, trong các ứng dụng làm nguồn công suất, yêu cầu điều khiển được độ lớn điện áp ra là quan trọng nhất. Tuy nhiên, trong phạm vi nội dung đồ án này, ta chỉ xem xét tới vấn đề đảm bảo được yêu cầu điều khiển biến áp áp làm việc ở tần số cộng hưởng. Với các đối tượng cộng hưởng nói chung, đều yêu cầu làm việc tại điểm cộng hưởng hoặc ở lân cần điểm cộng hưởng. Riêng với biến áp áp điện, việc làm việc cộng hưởng đem lại nhiều ưu điểm: Hiệu suất làm việc của biến áp áp điện là cao nhất Hệ số tăng áp là lớn nhất Giảm tổn hao, hạn chế quá trình tăng nhiệt độ, tăng tuổi thọ… Hệ thống làm ổn định, và tin cậy nhất… Đặc điểm của hệ thống khi làm việc tại điểm cộng hưởng là khi đó sai lệch về pha giữa tín hiệu áp và dòng của đầu vào biến áp áp điện bằng 0. Đó là điều kiện để nhận biết khi nào hiện tượng cộng hưởng. Có nhiều phương pháp điều khiển bám tần số cộng hưởng cho biến áp áp điện, tuy nhiên, có hai phương pháp hay được sử dụng hơn cả: Phương pháp tự dao động Phương pháp sử dụng PLL ( Phase Locked Loop) Với phương pháp tự dao động, hệ thống cộng hưởng sẽ tự hoạt động mà không cần tác động điều khiển từ bên ngoài. Thật vậy, ta hay xét 1 hệ thống gồm biến áp áp điện, bộ biến đổi và tải và nguồn cấp khi ta đưa 1 xung kích thích với 1 tần số bất kì trong 1 thời gian ngắn vào để hệ thống hoạt động thì sau khi ngừng kích thích biến áp áp điện sẽ tiếp tục dao động và cho ra điện áp với tần số tại tần số dao động riêng của nó (chính là tần số cộng hưởng). Ta chỉ việc lấy tín hiệu từ dòng đầu ra đưa về điều khiển bộ biến đổi thì hệ thống sẽ làm việc tại tần số cộng hưởng đó. Phương pháp này có ưu điểm là đơn giản, dễ thực hiện trong những ứng dụng đơn giản của biến áp áp điện. Tuy nhiên, nó có nhiều nhược điểm như: Điểm làm việc dễ bị nhiễu làm cho tần số hoạt động bị thay đổi. Chỉ đảm bảo được việc bám tần số cộng hưởng. Hệ tự dao động là hệ kín, khó can thiệp để đảm bảo những yêu cầu chất lượng khác. Trong các ứng dụng thực tế của biến áp áp điện thì phương pháp sử dụng PLL được ưa chuộng hơn do những ưu điểm của thuật toán PLL: Hoạt động ổn định, tin cậy. Khả năng tích hợp cao. Ngoài yêu cầu về đảm bảo bám tần số cộng hưởng còn có thể kết hợp đảm bảo nhiều yêu cầu khác trong việc điều khiển biến áp áp điện. Ngoài ra với mong muốn đưa biến áp áp điện vào ứng dụng trong các hệ thống công nghệ cao như: ôtô, nhà thông minh…thì việc tạo khả năng tích hợp cao cho các ứng dụng của biến áp áp điện là rất quan trọng. Hiện nay, với sự phát triển của công nghệ vi xử lí, lí thuyết điều khiển thì việc sử dụng 1 chíp duy nhất để điều khiển biến áp áp điện và tạo khả năng tích hợp cao cho ứng dụng của biến áp áp điện là hoàn toàn khả thi. Trong phạm vi nội dung của đồ án, ta sẽ thực hiện thuật toán PLL điều khiển biến áp áp điện sử dụng chip DSP TMS320F2812 Và phần này sẽ trình bày về cơ sở lí thuyết để thiết kế 1 bộ Software like Digital Phase Locked Loop (SDPLL). Toàn bộ phần lí thuyết và thiết kế PLL tham khảo tài liệu [11]. PT DIGITAL PD ANALOG LF VCO Hình 314. Sơ đồ cấu trúc điều khiển biến áp áp điện bằng PLL Thực chất thuật toán phần mềm SDPLL chính là mô tả lại bằng phần mềm chức năng tính toán của các khổi trong bộ DPLL. Vì vậy, trước khi đi đến thực hiện thuật toán ta hãy tìm hiều về các khối chức năng trong bộ DPLL. Cấu trúc của DPLL U1’, W1’ U2’, W2’ M COUNTER DIGITAL PD ANALOG LF DCO N COUNTER U1, W1 U2, W2 Hình 315. Cấu trúc tổng quát của DPLL. Đây là sơ đồ cấu trúc của 1 bộ DPLL, gồm 3 phần chính: Bộ phát hiện sai lệch pha DIGITAL PD (digital phase detector). Bộ lọc thông thấp ANALOG LF (analog lowpass filter). Bộ dao dộng điều khiển bằng điện áp VCO (Voltage controlled oscillator ). Ngoài ra, còn có 2 bộ COUNTER để tùy chọn tỉ số biến đổi tần số. Trong ứng dụng cụ thể của ta thì hai bộ COUNTER có thể bỏ qua. Khối Phase Detector Để thực hiện chức năng của bộ Digital PD, người ta thường sử dụng 1 trong các loại sau: EXOR phase detector Hình 316. Sơ đồ nguyên lí của EXOR Phase Detector Tín hiệu vào phải là tín hiệu xung vuông đối xứng. Làm việc với tín hiệu mức U1 và U2’. Chỉ có thể thực hiện đồng bộ pha cho U1 và U2’. Đòi hỏi bộ lọc cần xử lí tín hiệu đầu vào khá phức tạp. Dải “tracking” của bộ DPLL loại này là khi sai lệch pha nằm trong khoảng JK- flipflop phase detector Hình 317. Sơ đồ nguyên lí của JK-FlipFlop Phase Detector Không yêu cầu về tính đối xứng của tín hiệu vào. Làm việc với sườn của các tín hiệu vào. Chỉ có thể thực hiện đồng bộ pha cho U1 và U2’. Đòi hỏi bộ lọc cần xử lí tín hiệu đầu vào khá phức tạp. Dải “tracking” của bộ DPLL loại này là khi sai lệch pha nằm trong khoảng Phase frequency detector Trong phạm vi đồ án, sẽ sử dụng loại PD này nên ta sẽ trình bày chi tiết đặc điểm của nó để sử dụng trong các phần sau: Hình 318. Sơ đồ nguyên lí của PFD Phase Detector Hoạt động của PFD được minh họa bởi sơ đồ chuyển trạng thái sau: Hình 319. Giản đồ chuyển trạng thái của PFD Phase Detector Tại các sườn dương của tín hiệu vào, trạng thái ra của PFD sẽ thay đổi Sườn dương của U1 sẽ làm đầu ra của PFD chuyển lên trạng thái cao hơn hoặc không thay đổi trạng thái nếu nó đang ở trạng thái +1. Sườn dương của U2 sẽ làm đầu ra của PFD chuyển xuống trạng thái thấp hơn hoặc không thay đổi trạng thái nếu nó đang ở trạng thái -1. Khi Dưới đây là minh họa cho 3 trường hợp hoạt động điển hình của PFD: Tín hiệu ra của PFD là , giá trị trung bình của nó là Trường hợp 1: Khi hai tín hiệu cùng pha (): Khi hai tín hiệu giống hệt về pha, tại cùng 1 thời điểm cả hai đầu vào sẽ có sườn dương, tín hiệu ra của PFD sẽ giữ nguyên mãi mãi (giả sử rằng ban đầu, đầu ra của PFD là 0) nên =0 Hình 320. Đầu ra của PFD khi và Trường hợp 2: Khi U1 sớm pha hơn U2 (): Trường hợp này U1 sẽ có sườn lên trước U2, như vậy đầu ra sẽ chuyển giữa 2 trạng thái 0 và +1 nên Hình 321. Đầu ra của PFD khi và Trường hợp 3: Khi U1 trễ pha hơn U2 (): Trường hợp này U1 sẽ có sườn lên sau U2, như vậy đầu ra sẽ chuyển giữa 2 trạng thái 0 và -1 nên Hình 322. Đầu ra của PFD khi và Khi thì U1 sẽ tạo nhiều sườn lên hơn. Theo sơ đồ chuyển trạng thái của PFD ta sẽ thấy chỉ chuyển trạng thái giữa 0 và +1 nên Tương tự khi thì U1 sẽ tạo ít sườn lên hơn. Theo sơ đồ chuyển trạng thái của PFD ta sẽ thấy chỉ chuyển trạng thái giữa 0 và -1 nên Như vậy, trạng thái của đầu ra PFD phụ thuộc không chỉ vào sai lệch pha khi đồng bộ tần số mà còn phụ thuộc vào sai lệch tần số. Chính khả năng phát hiện sai lệch cả pha và tần số của hai tín hiệu nên nó mới có tên là PFD. Khối LF Các dạng bộ lọc hay được dùng gồm 3 loại: Bộ lọc thông thấp thụ động: Hình 323. Sơ đồ nguyên lí của bộ lọc thông thấp thụ động Hàm truyền của bộ lọc này có dạng: Với và Bộ lọc thông thấp tích cực: Hình 324. Sơ đồ nguyên lí của bộ lọc thông thấp tích cực Hàm truyền của bộ lọc này có dạng: Với , và Bộ lọc thông thấp tích cực - PI filter Hình 325. Sơ đồ nguyên lí của bộ lọc thông thấp tích cực PI Hàm truyền của bộ lọc này có dạng: Có hàm truyền có dạng của 1 khâu PI Với và Tính chất của DPLL Tính chất làm việc của DPLL thể hiện qua các thông số sau: The hold range: Là dải tần số mà tại đó PLL còn có khả năng khóa pha. Lock range: Khi PLL đã vào trạng thái khóa ổn định thì giá trị đầu ra của VCO vẫn không phải là 1 hằng số, giá trị đỉnh của độ lệch tần số đầu ra của VCO so với tần số chuẩn chính là “Lock range”. Thời gian ổn định là thời gian tính từ lúc bắt đầu hoạt động để cho PLL trở về trạng thái khóa. Pull in range: Là giá trị lớn nhất của sai lệch tần số chuẩn so với giá trị tần số của VCO tại thời điểm đầu tiên. Thời gian “Pull in time” là thời gian tính từ lúc PLL hoạt động tới lúc PLL vào trạng thái khóa. Kí hiệu: Tp Pull out range Là giá trị biến thiên tần số của tần số chuẩn vào làm cho PLL không “tracking” được nữa Thiết kế DPLL Phần này là trình bày về các bước thực hiện tính toán các tham số của bộ DPLL. Đó cũng chính là các tham số để thực hiện thuật toán SDPLL ở phần tiếp theo. Trong phần này có hai tham số mà ta chưa đề cập ở các phần trên là: - hệ số suy giảm - tần số dao động riêng của bộ PLL Hai tham số này được xác định khi ra xây dựng hàm truyền cho PLL B1: Xác định tín hiệu vào, ra cho DPLL và xác định dải giá trị cho chúng Đối với đối tượng điều khiển của ta là PT, có 3 tần số cộng hưởng. Bằng thực nghiệm, ta xác đinh được 3 giá trị đó là: fres1=52 kHz; fres1=104 kHz; fres1=156 kHz Như vậy, ta xác định được dải biến thiên của giá trị đầu vào, ra là: Với trường hợp fres1=104 kHz: f1min= 90 kHz; f1max= 110 kHz f2min= 20 kHz; f2min= 200 kHz Chọn tần số bắt đầu hoạt động cho PLL là f1=80 kHz B2: Xác định tỉ số nhân tần số N=1 B3: Xác định hệ số suy giảm: B4: Xác định loại PD để đáp ứng yêu cầu giảm ảnh hưởng của nhiễu Trong dải hoạt động của PT thì nhiễu tần số cao là rất ít, do vậy PD kiểu PFD sẽ được chọn trong bước này Xác định hệ số ( 310) B5: Xác định đặc tính của bộ VCO Hệ số của VCO: ( 311) Chọn tần số hoạt động của VCO là: ( 312) B6: Chọn loại loop filter Vì PD được chọn là PFD nên passive lag filter sẽ được chọn để đảm bảo “pull in range” là không giới hạn. B7: Tính toán đặc tính động của DPLL B8 : tính toán Từ biểu thức ( 313) Ta chọn Tp=0.0015 (s) ( 314) B9:Tính toán Ta có biểu thức: ( 315) B10:Tính toán Ta có công thức: ( 316) B11:Tính toán ( 317) Xây dựng thuật toán của SDPLL Với mô tả về cấu trúc và thiết kế của 1 bộ DPLL đã thực hiện ở trên, phần này sẽ chuyển những thiết kế chi tiết đó sang thuật toán thực hiện bằng chương trình phần mềm của vi xử lí. Để thực hiện được điều này ta cần phải thiết kế chương trình phần mềm cho toàn bộ các khối của DPLL. Đưa tín hiệu vào vi xử lí Tín hiệu cụ thể mà ta cần đồng bộ pha ở đây là tín hiệu ra từ mạch bắt pha dòng đầu ra và điện áp đầu vào PT để đảm bảo PT làm việc tại điểm cộng hưởng. Các sườn lên và sườn xuống của hai tín hiệu này được đưa vào DSP thông qua các chân ngắt ngoài. - Tại ngắt của U1, cần xác định chu kì hiện tại của U1: T - Tại ngắt của U2, cần xác định: + Độ lệch pha của U2 so với U1: Gọi T_cross : thời gian từ thời điểm có sườn lên của U1 tới thời điểm có sườn lên của U2. Dựa vào tín hiệu này ta có thế xác định được tính sớm pha hay trễ pha của hai tín hiệu trên: If (T_cross) =0 : hai tín hiệu đồng pha If(T_cross< ) : U1 sớm pha hơn U2 1 khoảng T_cross về thời gian If(T_cross> ) : U1 trễ pha hơn U2 1 khoảng (T - T_cross) về thời gian Khối PFD Thuật toán cho khối PFD sẽ phải tạo tín hiệu đầu ra Q dựa vào các sườn dương của tín hiệu đầu vào. Có 3 trạng thái tín hiệu đầu ra của PFD Q: -1, 0, +1 . Thời gian tồn tại trạng thái đó: T_pos: khoảng thời gian mà đầu ra Q = 1. T_neg: khoảng thời gian mà đầu ra Q = -1. Ta dựa vào sơ đồ chuyển trạng thái của PFD để xây dựng thuật toán DSP cho nó. Do đặc điểm làm việc của PT là tần số đầu vào và đầu ra bằng nhau. Ta dựa vào 3 trường hợp làm việc của PFD đối với hai tín hiệu cùng tần số để tính toán đầu ra cho PFD: U1 sớm pha so với U2 : Q = 1 trong khoảng thời gian sớm pha Q = 0 trong khoảng thời gian còn lại của chu kì U1 trễ pha so với U2 : Q = -1 trong khoảng thời gian trễ pha Q = 0 trong khoảng thời gian còn lại của chu kì U1 cùng pha so với U2 thì Q = 0 trong toàn bộ chu kì. Khối LF: Ta sử dụng bộ lọc thông thấp thụ động để lọc tín hiệu đầu ra của khối PFD Hình 326. Bộ lọc thông thấp thụ động Do tín hiệu đầu vào không liên tục mà là 3 giá trị ngắt quãng nên sẽ rất khó khăn để thực hiện tính toán cho đầu ra nếu dụng hàm truyền của bộ lọc này, để dễ dàng cho thuật toán, ta sẽ coi: Khi Q = 1, tụ sẽ được nạp qua các điện trở từ điện áp UC0 tới điện áp bão hòa dương của PFD UB, và giá trị đầu ra sẽ tăng từ Uf0 tới giá trị Uf . Ta tính được: ( 318) Và: ( 319) Tương tự, khi Q = -1, đầu vào của bộ lọc coi như được nối đất, tụ sẽ được phóng qua các điện trở từ điện áp UC0 tới điện áp UC, và giá trị đầu ra sẽ giảm từ Uf0 tới giá trị Uf . Ta tính được: ( 320) Và: ( 321) Khi Q = 0, đầu vào bộ lọc coi như vào trạng thái cao trở, sẽ không có dòng điện vào nạp vào tụ nên: ( 322) Và: ( 323) Khối DCO Khối này cần tạo ra được tín hiệu ra U2 của bộ SPLL. Các tham số đầu ra của SPLL có thể được tính toán như sau: - pha của U2 ( 324) Với tần số của U2: ( 325) Ta có thế lập được lưu đồ thuật toán của SDPLL như sau: Phát xung PWM chu kì và duty Lấy tín hiệu sườn lên của xung dòng điện đầu ra và áp đầu vào để tính toán Xác định T, T_pos, T_neg,T_cross Tính toán khối PFD Tính toán khối LF Tính toán khối DCO Update giá trị của tấn số của PWM End Begin Hình 327. Lưu đồ thuật toán thực hiện SDPLL THIẾT KẾ ỨNG DỤNG CỦA BIẾN ÁP ÁP ĐIỆN Ở trên đã trình bày toàn bộ phần lí thuyết liên quan tới biến áp áp điện. Trong phần này, ta sẽ đi vào thiết kế phần cứng cụ thể để kiểm chứng tất cả những gì điều mà 3 chương lí thuyết đã đưa ra. Thiết kế 1 bộ nguộn công suất sử dụng biến áp áp điện Mục tiêu cụ thể của thiết kế: Thực hiện thuật toán PLL điều khiển biến áp áp điện làm việc ở tần số cộng hưởng. Mạch ứng dụng của biến áp áp điện Trước tiên, ta sẽ giới thiệu về mạch nguyên lí của ứng dụng này. Toàn bộ mạch ứng dụng gồm 4 môdun chính: Module điều khiển sử dụng card ezDSP của hãng TI. Module mạch nguồn. Module mạch lực sử dụng MOSFET được lái bằng IC 2103. Module biến áp áp điện. Module bắt pha áp vào và dòng ra của biến áp áp điện. Module tải. Module mạch nguồn Mạch điều khiển sử dụng nguồn 5V cấp riêng. Để cấp nguồn cho mạch hoạt động, cần thiết kế các mức nguồn khác nhau để cấp cho từng phần của ứng dụng: Nguồn đầu vào 12V và cũng dùng cấp trực tiếp cho 2103 lấy từ nguồn ngoài hoặc adapter. Nguồn 5V dùng cấp cho van MOSFET sử dụng IC nguồn 7805. Nguồn 3,3 V cấp cho LM339 để lấy tín hiệu điện áp đưa vào chân DSP sử dụng IC LM1117. Mạch nguyên lí của nguồn như hình dưới đây: Hình 41. Mạch nguyên lí của khối nguồn Module điều khiển Để điều khiển biến áp áp điện ta sử dụng card ezDSP F2812 của hãng Texas Instruments. Card vi xử lí này có đặc điểm sau: DSP 32-bit hiệu suất cao. 32x32 bit hay dual 16x16 bit MAC. 8 mức bảo vệ luồng dữ liệu. Trình quản lý ngắt tốc độ cực nhanh. Tốc độ hoạt động 150 triệu lệnh/giây. 18K words on-chip RAM. 128K words on-chip Flash memory. 64K words off-chip SRAM memory. Thạch anh ngoài 30 MHz. 12-bit ADC module. 56 cổng IO chia sẻ. Tích hợp bộ JTAG chuẩn IEEE 1149.1 ngay trên mạch. Điện áp vào board 5V. TI F28xx Code Composer Studio tools driver. Card ezDSP F2812 bao gồm 4 khổi logic chính: Giao diện kết nối Analog. Giao diện kết nối vào ra. Giao diện JTAG. Cổng điều khiển JTAG song song. Có thể nhận thấy rằng board eZdspF2812 chỉ chứa phần “lõi” tức là phần xử lý, bộ nhớ ngoài, và kết nối JTAG qua cổng máy in mà chưa có các thành phần khác. Tuy nhiên các IO EXPANTION từ P1 → 𝑃9 cộng với các giao thức như SPI, SCI, I2C, CAN, McBSP và các GPIO chúng ta có thể mở rộng giao tiếp với nhiều thiết bị khác nhau. Hình 42. Sơ đồ các khối của eZdsp TMS320F2812 Chương trình của F28x tương thích với họ 24x/240x DSP. Với khả năng 32 x 32 – bit MAC của họ F28x và khả năng xử lý 64 – bit, cho phép F28x trở thành sự lựa chọn cho những ứng dụng đòi hỏi những nhân điều khiển floating –point. F2812 hỗ trợ khá nhiều giao tiếp với ngoại vi, với mục đích tương thích với các MCU hiện thời: eCAN: hỗ trợ 32 mailboxes, time stamping của các message, tương thích với CAN 3.0B. McBSP: the Multichannel buffer serial port giao tiếp với E1/T1 lines, phone–quality codecs cho modem applications hoặc high – qualities stereo audio DAC devices. SPI: thường để giao tiếp DSP với ngoại vi ngoài hoặc các processor khác. SCI: tương đương với UART. Các khối chính sử dụng trong thiết kế được trình bày dưới đây: CPU Timers F2812 có 3 CPU Timer 32-bit. Sơ đồ khối cho mỗi timer như sau: Hình 43. Sơ đồ khối của CPU Timers. Xung kích timer là chân “SYSCLKOUT” chạy tốc độ 150MHz, sử dụng thạch anh 30Mhz cùng với bộ PLL tỉ lệ 10/2. Mỗi timer được cho phép chạy bởi TCR – Bit4, tín hiệu được đưa đến bộ chia 16bit (PSCH:PSC). Tín hiệu qua bộ chia kích hoạt bộ đếm lùi 32bit TIMH:TIM. Cuối cùng, khi timer tràn (đếm về đến 0 hay đến 1 giá trị đặt trước) thì có 1 yêu cầu ngắt gửi về CPU. Thanh ghi 16bit TDDRH:TDDR được dùng để đặt lại giá trị cho bộ chia PSC. Tương tự, thanh ghi 32bit PRDH:PRD để đặt lại giá trị cho bộ đếm lùi TIM. Timer 1 và Timer 2 thường sử dụng cho hệ thời gian thực Texas Instruments “DSP/BIOS” , Timer 0 thì tùy chọn, dùng trong các trường hợp thông dụng. Event Manager Timers Một trong những tính năng mạnh nhất của F2812 là bộ quản lý sự hiện “Event Manager (EV)”, khối này cũng được quản lý giống với bộ Timer CPU là Timer 0, 1, và 2. Bộ định thì EV cũng được gọi là Timer 1, 2, 3, 4, nhưng nó hoàn toàn độc lập với 3 timer trên. Vì vậy, khi nói đến timer, chúng ta phải nói rõ là CPU timer hay là EV timer. Bộ EV sử dụng thanh ghi 16-bit, trong khi CPU Timers dùng thanh ghi 32-bit. Điểm khác nhau quan trọng giữa Event Manager và CPU Timers là sự và/ra hệ thống của nó. Một EV có thể tạo ra tín hiệu cứng trực tiếp từ các sự kiện của timer bên trong. Vì vậy, bộ này thường được sử dụng để tạo thời gian cơ sở cho các tín hiệu cứng. Các tín hiệu này là các xung số 0 và 1. Với sự trợ giúp của EV-logic, chúng ta có thể thay đổi tần số hay độ rộng xung của các tín hiệu phát ra, hay còn gọi là điều khiển “Pulse Width Modulation” (PWM). EV có bộ đo thời gian giữa các tín hiệu, với 6 bộ phát hiện sườn, gọi là ‘Capture Unit’, ta có thể đo thời gian giữa 2 tín hiệu bên ngoài, để đo tốc độ quay của trục quay. Thành phần tiếp theo của bộ EV là ‘Quadrature Encoder Pulse’ (QEP). Bộ này thường được sử dụng để tính ra tốc độ và chiều quay của trục quay trực tiếp từ tín hiệu phần cứng, từ encoder F2812 có 2 bộ EV, gọi là EVA và EVB. Mỗi bộ có 2 timer 16-bit để hoạt động. Bộ EVA timer gồm ‘General Purpose Timer’ T1 và T2, bộ EVB gồm T3 và T4. Khối tạo PWM của F2812 Hỗ trợ 12 chân PWM hoạt động nhiều chế độ kết hợp hoặc độc lập Bộ đếm sử dụng thanh ghi 16-bit Dải lập trình vùng trễ (deadband