Đề tài Tìm hiểu các chíp khả lập trình

. Bảng vecto ngắt được đặt ở địa chỉ đầu tiên của bộ nhớ program memory. Ngoài ra còn có bộ nhớ vào/ra là 32 thanh ghi đa năng được thiết kế giống như SRAM và có thể trao đổi dữ liệu theo cả 3 kiểu giống như SRAM hoặc giống như các thanh ghi I/O. 32 thanh ghi đó bao gồm: SREG thanh ghi trạng thái, SP thanh ghi con trỏ ngăn xếp, thanh ghi che ngắt GIMSK, thanh ghi cờ ngắt GIFR, thanh ghi điều khiển MCUCR, thanh ghi trạng thái bộ xử lý MCUSR, thanh ghi TIMER/COUNTER0 TCNT0, thanh ghi điều khiển TIMER/COUNTER1A TCCR1A, thanh ghi điều khiển TIMER/ COUNTER1B TCCR1B, thanh ghi TIMER/COUNTER1, các thanh ghi so sánh lối ra bộ OCR1AH, OCR1AL, các thanh ghi so sánh lối vào OCR1BH, OCR1BL, ICR1H, ICR1L, thanh ghi bộ định thời Watchdog WDTCR, thanh ghi địa chỉ bộ nhớ EEPROM EEAR, thanh ghi dữ liệu bộ nhớ EEDR, mỗi cổng A, B, C, D có 3 thanh ghi: hướng dữ liệu, dữ liệu, chân dữ liệu PIN, thanh ghi dữ liệu, trạng thái, điều khiển cổng truyền dữ liệu nối tiếp SPI, và của cổng song song UART , thanh ghi tốc độ của UART, thanh ghi trạng thái, điều khiển của bộ so sánh tương tự ACSR. AREF AGND Avcc PC0 - PC7 PA0 - PA7 Gnd Vcc ANALOG MUX ADC TIME/ COUNTER 8 GENERAL PUSPOSE REGISTER + - RESET 8 BIT DATA BUS PORT A DRIVERS DATA DIR REG PORT A DATA REGISTER PORT A PORT C DRIVERS DATA DIR REG PORT C DATA REGISTER PORT C MCU CONTROL REGISTER WATCH DOG TIME STACK POINTER SRAM INSTRUCTION REGISTER PROGRAM FLASH PROGRAM COUNTER TIMING AND CONTROL OBCILLATOR OBCILLATOR INTERNAL OBCILLATOR INTERUPT UNIT EEPROM INSTRUCTION DECODER CONTROL LINE X Y Z ALU STATUS REGISTER UART PROGRAMMING LOGIC SPI PORT B DRIVERS DATA DIR REG PORT B DATA REGISTER PORT B PB0 - PB7 PORT D DRIVERS DATA DIR REG PORT D DATA REGISTER PORT D PDO-PD7 XTAL2 XTAL1 8 BIT DATA BUS 8 BIT DATA BUS Các thanh ghi X, Y, Z là các thanh ghi được thêm vào các chức năng cho các mục đích thông thường. Chúng thường được dùng như các thanh ghi control trong việc truy cập bộ nhớ. Khối ALU (Arithmetic Logic Unit) : Đây là khối thực thi việc điều hành AVR nó được kết nối trực tiếp cả với 32 thanh ghi trong cùng xung nhịp. Khối ALU có 3 chức năng chính là thực thi các toán hạng, các phép toán logic, các phép toán trên bit. Bộ định thời Watchdog timer: đây là 1 định thời riêng biệt từ một chip tạo dao động. Với 8 chu kỳ đồng hồ khác nhau có thể được lựa chọn để quyết định thời điểm reset. Nếu thời điểm reset không có hiệu lực bởi 1 bộ định thời nào thì việc reset của At90s8535 được thực hiện từ vecto reset. Việc reset hệ thống nhằm tránh các sai lệch dữ liệu trong AVR vì 1 lý do nào đó chẳng hạn như sụt áp với 1 thời gian quá 1 mức nào đó. EEPROM bộ nhớ truy cập đọc/ ghi: tốc độ ghi khoảng chừng 2,5 đến 4 ms và nó được quyết định bởi điện áp Vcc. Khi muốn ghi dữ liệu tới thanh ghi EEPROM ta thực hiện ghi dữ liệu tới thanh ghi dữ liệu EEDR. Khi muốn đọc dữ liệu trong EEPROM ta phải chờ sau khi quá trình ghi thực hiện xong. EEPROM có các ngắt đặc biệt được thiết lập khởi tạo nhận dữ liệu mới khi nó sẵn sàng. Khi EEPROM đọc hoặc ghi thì cpu tạm nghỉ trong 2 chu kỳ đồng hồ trước khi lệnh tiếp theo được thực hiện. EEPROM có 2 thanh ghi địa chỉ EEARH , EEARL, 1 thanh ghi dữ liệu EEDR, và 1 thanh ghi điều khiển EECR. EECR : 7 6 5 4 3 EERIE 2 EEMWE 1 EEWE 0 EERE Bit 7- 4 là các bit dành riêng trong 8535 và có gia tri 0. Bit 3: Interupt enable khi bit I trên Sreg và bit EERIE trên thanh ghi điều khiển có giá trị 1 thì EEPROM cho phép ngắt. Bit 2: Master write enable: khi bit này có gia trị 1 thì nó thiết đặt EEWE sẽ viết dữ liệu vào EEPROM tại địa chỉ được chọn. Nếu EEMWE có giá trị 0 thì việc thiết lập EEWR sẽ không có hiệu lực. Bit 1: EEPROM Write Enable: là tín hiệu EEPROM cho phép ghi vào EEPROM khi địa chỉ và dữ liệu được thiết lập chính xác. Bit EEWE cần thiết lập để viết giá trị tới EEPROM. Bit EEMWE cần phải đặt ở mức logic 1 khi viết tới EEWE, nếu không sẽ không viết được tới EEPROM. Thủ tục khi viết tới EEPROM qua các bước sau: Đợi đến khi EEWE có giá trị 0. Viết địa chỉ mới tới EEPROM tại thanh ghi EEARL và EEARH (theo tuỳ chọn). Viết dữ liệu mới vào thanh ghi EEDR cho EEPROM . Đặt mức logic 1 tại bit EEMWE trong thanh ghi control EECR. Trong 4 chu kỳ đồng hồ sau khi thiết đặt EEMWE, nó viết mức logic 1 tới EEWE. Nếu có 1 ngắt giữa bước 4 và 5 sẽ làm thất bại quá trình viết tới EEPROM do vậy nên làm sạch các cờ ngắt trong thời gian 4 bước cuối để tránh các vấn đề này. Thời gian truy cập khi viết tiêu biểu là 2.5 ms tại VCC = 5v hoặc 4ms tại VCC = 2.77 V. Bit 0: EERE: EEPROM Read Enable: EEPROM báo cho phép đọc khi địa chỉ được thiết lập đúng bên trong thanh ghi địa chỉ EEAR. Time/Couter: AT90S8535 cung cấp 3 bộ Time 2 bộ 8 bit và 1 bộ 16 bit. Có thể tuỳ chọn đồng hồ không đồng bộ từ bộ tạo dao động ở bên ngoài. Bộ tạo dao động đó có thể dễ dàng tạo dao động ở tần số 32768 Khz. Bộ Time/counter 0: là 1 bộ định thời đơn gian dùng để đếm tiến từ giá trị đếm đã được nạp vào. Bộ đếm được tăng thêm 1 giá trị mỗi khi có thêm 1 tín hiệu đồng hồ ở lối vào của nó. UART: AT90S8535 có thể truyền song công thu phát không đồng bộ với UART. Các tính năng của chúng gồm có: Truyền dữ liệu với tốc độ cao. Tốc độ cao tại tần số thấp của XTAL. 8 hoặc 9 bit dữ liệu. Lọc nhiễu. Phát hiện tràn . Phát hiện khung truyền lỗi. Phát hiện bit start sai. 3 ngắt riêng biệt thanh ghi data rỗng, TX hoàn thành, RX hoàn thành. Đệm truyền và nhận. Việc truyền dữ liệu qua UART được khởi tạo bằng cách ghi dữ liệu vào thanh ghi dữ liệu I/O (UDR). Sau đó dữ liệu được truyền từ UDR đến thanh ghi dịch truyền khi : Khi có 1 ký tự mới được ghi tới UDR sau khi bit stop của ký tự trước đã được dịch chuyển ra. Thanh ghi dịch chuyển ra sẽ được nạp ngay tiếp đó. Ký tự mới được ghi tới UDR trước khi bit stop của ký tự trước đã được dịch đi. Thanh ghi dịch chuyển ra sẽ được nạp khi bit stop của ký tự trước đang được dịch chuyển ra. Thanh ghi dữ liệu vào/ra UART: trên thực tế chúng là 2 thanh ghi nhưng có chung 1 địa chỉ vật lý. Khi ghi dữ liệu vào địa chỉ này nó ghi vào thanh ghi truyền dữ liệu. Khi đọc từ địa chỉ này nó đọc từ thanh ghi nhận dữ liệu. Thanh ghi trạng thái UART: dùng để giám sát trạng thái của của UART. Bit 7: (Receive Complete)mức giá trị 1 cho biết UART đã nhận 1 byte dữ liệu từ thanh ghi dịch bộ nhận. Bit 6: (Transmit Complete) mức 1 cho biết 1 byte đã được dịch chuyển ra từ thanh ghi dịch và không có dữ liệu mới được ghi vào. Bit 5: (Data Register Empty) UART sẵn sành nhận dữ liệu mới. Bit 4: (Framing Error) báo lỗi khung truyền bằng cách kiểm tra parity. Bit 3: (Overrun Error) báo tràn dữ liệu khi 1 byte chưa được đọc trước khi 1 byte mới được ghi tới. Thanh ghi điều khiển UART: Bit 7: Mức 1 sinh ra 1 ngắt Receive Complete Interupt. Khi bit RxC trong USR là 1 thì cho phép các ngắt toàn cục. Bit 6: Mức 1 sinh ra ngắt Transmint Complete Interupt. Khi bit TxC trong USR là 1 thì cho phép các ngắt toàn cục. Bit 5: Khi bit này là 1 và bit UDRE trong USR là 1 thì cho phép các ngắt toàn cục. Bit 4: Mức 1 cho phép bộ nhận của UART nhận dữ liệu. Bit 3: Mức 1 cho phép bộ truyền dữ liệu được truyền dữ liệu. Bit 2: Mức 1 thông báo ký tụe truyền sẽ có 9 bit. Bit 1: Mức 1 thông báo bit thứ 9 đã được nhận. Bit 0: Mức 1 thông báo bit thứ 9 đã được truyền. Các cổng I/O: có 4 cổng I/O là các cổng 8 bit. Port A: có 3 vùng nhớ địa chỉ được cấp phát cho port A. một cho thanh ghi dữ liệu từ $ 1B -$3B, một cho thanh ghi hướng dữ liệu DDRA ($1A- $3A.) và chân pin input của cổng A PINA ($19-$39). Có thể đặt giá trị riêng biệt cho tất cả các chân của Port A. Mức điện áp 20mA cho output và thấp hơn cho input. Port A có chức năng tuần tự giống như tín hiệu tương tự nhập cho bộ biến đổi ADC. Thanh ghi dữ liệu: Port A7- Port A0. Thanh ghi hướng dữ liệu DDA7 – DDA0 Thanh ghi chân pin input Pin A7- Pin A0. Các chân của cổng A sẽ có chức năng in hoặc out khi các chân trên thang ghi hướng dữ liệu và thanh ghi dữ liệu được thiết đặt khác nhau. Tất cả các cổng vào/ra đều có 3 địa chỉ vào ra đi kèm với chúng. Ba địa chỉ cần để đặt cấu hình cho các bit riêng biệt là lối vào hay ra ; địa chỉ khác được cần đến để xuất ra dữ liệu tới các bit đó, địa chỉ thứ 3 được cần đến để đọc dữ liệu từ các chân đó( hoặc tất cả) được cấu hình thành lối vào. Bảng thiết đặt các bit DDAn và PortAn để có thể thiết đặt từng châncủa cổng A là các cổng vào hặc ra: DDAn PortAn I/O Đẩy vào 0 0 Input No 0 0 Input Yes 1 0 Output No 1 1 Output no Việc thiết lập cho các chân của các cổng khác cũng tương tự như việc thiết lập cho các chân trên cổng A. Do vậy ta hoàn toàn có thể lập trình cho các chân của các cổng là các chân ra hay vào. I.1.4 BỘ NHỚ CỦA AVR : Bộ nhớ của AT90S8535 được chia làm 3 phần gồm có bộ nhớ cho chương trình program flash memory có độ lớn 4k x 16 có địa chỉ $000 đến $FFF. Trong quá trình xử lý gọi các ngắt và trở về thì địa chỉ ngắt được đưa vào trong Stack, vùng địa chỉ này được tạo ra trên SRAM của AVR. AT90S8535 có 512 byte SRAM có thể truy cập dễ dàng thông qua 5 mode chuyển đổi mà AVR này hỗ trợ. Sơ đồ bộ nhớ của AVR: Hình 3: Sơ đồ bộ nhớ của AVR $000 Bộ nhớ chương trình Là bộ nhớ kiểu flash $FFF Bộ nhớ dữ liệu 32 thanh ghi 64 thanh ghi I/O SRAM trong AVR SRAM ngoài EEPROM Bộ nhớ EEPROM 8bit 8bit $0000 $1F $5F $địa chỉ cuối $0000 $1FF Bộ nhớ chương trình Bộ nhớ chương trình: là loại bộ nhớ Flash dung lượng của bộ nhớ này phụ thuộc vào bộ vi xử lý cụ thể trong cùng 1 họ. Bộ nhớ chương trình truy cập theo từng chu kỳ của đồng hồ, mỗi chu kỳ có thể nạp 1 lệnh để xử lý. Bộ nhớ chương trình cũng chứa các vecto ngắt bắt đầu ở địa chỉ $0000. Còn chương trình được lưu trữ từ địa chỉ ngay sau địa chỉ cuối dành cho ngắt. Bộ nhớ dữ liệu: Bộ nhớ này được chia làm các phần khác nhau: Tập 32 thanh ghi có trong tất cả các lọai AVR. 64 thanh ghi I/O, một số AVR có thể có nhiều hơn. Thực chất là 1 phần bộ nhớ SRAM có thể truy cập theo kiểu thanh ghi I/O hoặc như SRAM. Nó được dùng làm trung gian đến tất cả các bộ phận ngoại vi của AVR. Bộ nhớ SRAM bên trong AVR, có trong hầu hết các loại AVR. Ngăn xếp của chương trình cũng được lưu trữ ở đây. Bộ nhớ SRAM bên ngoài, có hay không là tùy vào người thiết kế. Bộ nhớ EEPROM: các loại AVR khác nhau có từ 64 byte đến 4kb bộ nhớ loại này. II.1.5 CẤU TRÚC NGẮT : Thiết bị ngoại vi sẽ ngắt sự thực hiện của chương trình chính, bộ xử lý dừng việc thực hiện chương trình đang chạy để kiểm tra nguồn ngắt và thực hiện các thao tác đáp ứng cần thiết : các bước để thực thi 1 ngắt là : 1. Thiết bị ngoại vi ngắt bộ vi xử lý. 2. Bộ xử lý hoàn thành việc thực hiện lệnh hiện tại Địa chỉ lệnh tiếp theo được đưa vào ngăn xếp Địa chỉ đoạn lệnh chương trình ngắt được đưa vào bộ đệm. Bộ xử lý thực thi các lệnh của đoạn chương trình ngắt. Hoàn thành các lệnh ngắt và thông báo bằng lệnh RETI. Bộ xử lý nạp lệnh được lưu trữ trên ngăn xếp vào và tiếp tục chương trình. Các bước này cũng giống như quá trình thực hiện ngắt của các bộ xử lý khác. I.1.5.1 Chức năng điều khiển ngắt : Khi muốn đặt 1 ngắt tới bộ vi xử lý ta đặt cờ ngắt bằng lệnh SEI khi đó cờ ngắt toàn cục trong thanh ghi trạng thái SREG được đưa lên mức logic 1. Và trước khi chuyển sang phục vụ chương trình ngắt ta cần phải lưu trữ trạng thái của hệ thống hiện tại. Trạng thái của bộ vi xử lý được ghi lại trong thanh ghi SREG. Do đó ta cần phải lưu lại thanh ghi ghi này vào 1 thanh ghi khác và thanh ghi đó không được dùng cho bất kỳ 1 mục đích nào khác. Và trước khi lệnh RETI thanh ghi này cần phải được khôi phục lại. Một cách khác để có thể lưu trữ thanh ghi này là dùng ngăn xếp (ta sẽ tìm hiểu kỹ hơn trong phần sau). Bằng các lệnh PUSH SREG và POP SREG ta sẽ cất và khôi phục lại thanh ghi này một cách dễ dàng. Trong khi 1 ngắt đang được phục vụ bởi thanh ghi SIR thì việc các ngắt toàn cục khác bị cấm (giống như khi ta cho thực thi lệnh CLI). Tuy nhiên ta vẫn có thể có khả năng cho phép 1 ngắt khác thực thi bằng cách đặt lệnh SEI trong SIR. Và nó được phục vụ bằng cách ngắt đoạn chương trình đang phục vụ cho ngắt trước đó. Sau khi trở lại nó tiếp tục phục vụ cho ngắt đang bị bỏ dở. Việc cho phép các ngắt chen ngang hay không còn phụ thuộc vào độ ưu tiên của ngắt đó trong bảng vecto ngắt, đó chính là thứ tự địa chỉ của vecto ngắt đã được xắp xếp trong bộ nhớ. Mức ưu tiên này cũng quyết định xem ngắt nào sẽ được phục vụ trước nếu có nhiều ngắt tại 1 thời điểm. Tình huống này xuất hiện khi ngắt toàn cục bị cấm để cho phép 1 số phần cấp thiết của chương trình được thực thi. Sau tình huống này chương trình cho phép các ngắt toàn cục. Bây giờ 2 ngắt Interupt0 và ngắt UART đều đã xuất hiện thì ngắt Interupt0 ngoài có độ ưu tiên cao hơn sẽ được thực thi trước sau đó thanh ghi ISR dùng cho ngắt UART sẽ được thực thi. I.1.5.2 Tổ chức ngăn xếp trong AVR: Để trở về sau ngắt hoặc chương trình con thì địa chỉ của lệnh tiếp theo trong chương trình phải được lưu trữ trước khi địa chỉ ngắt hoặc chương trình con được đưa vào. Thực chất ngăn xếp là phần trong bộ nhớ Sram nhưng nếu AVR không có Sram chẳng hạn như AVR AT90S1200 thì chúng có 1 ngăn xếp phần cứng. Để có 1 ngăn xếp bằng phần mềm trên Sram thì cần phải khởi tạo 1 vùng nhớ bất kỳ trong Sram dùng làm ngăn xếp. Để khởi tạo thì con trỏ ngăn xếp được nạp cùng với địa chỉ của bộ nhớ Sram. Ngăn xếp được sử dụng khi một thủ tục (subroutine) được gọi hoặc 1 ngắt xuất hiện. Ngăn xếp được từ địa chỉ bộ nhớ lớn hơn đến địa chỉ bộ nhớ nhỏ hơn. Do đó khi 1 số dữ liệu được đẩy vào thì dữ liệu được ghi tại địa chỉ con trỏ ngăn xếp hiện thời và con trỏ ngăn xếp giảm đi 1. Tương tự khi lấy dữ liệu thì con trỏ ngăn xếp trước tiên được giảm đi 1 sau đó dữ liệu được lấy ra. I.1.6 GHÉP NỐI NỐI TIẾP : Giao diện ghép nối nối tiếp SPI ( cho phép trao đổi dữ liệu tốc độ cao giữa AVR AT90S8535 với thiết bị bên ngoài hoặc giữa các AVR với nhau. Các đặc tính của SPI bao gồm: Song công di chuyển dữ liệu đồng bộ với 3 dây Có điều khiển Master Slave. 4 chế độ truyền theo bit có thể lập trình. Kết thúc của cờ ngắt truyền. Viết cờ tránh va chạm. Đánh thức từ chế độ rảnh rỗi. • LSB First or MSB First Data Transfer Thanh ghi điều khiển của SPI – SPCR : SPIE SPE DORD MSTR CPOL CPHA SPR1 SPR0 Bit 7 SPIE: SPI Interupt Enable : cho phép SPI thực thi ngắt nếu SPIF ở thanh ghi SPSR được thiết lập và cho phép ngắt. Bit 6 SPE: SPI Enable: cho phép giao tiếp SPI khi bit này đặt là 1 Bit 5 DORD: Data Order: khi bit có giá trị 1 thì LSB của từ dữ liệu đựợc truyền, là 0 thì MSB được truyền. Bit 4 MSTR: Master/Slave Select: sẽ chọn chế độ SPI chủ nếu bit đựơc đặt là 1 ngược lại sẽ chọn chế độ SPI slave. Bit 3 CPOL: Clock Polarity: khi bit có giá trị 1 thì SCK ở mức cao Bit 2 Clock Phase: Bit 1,0: SPI Clock Select 1 or 0: dùng để cấu hình cho SPI Master nó có liên quan đến tần số của máy tạo dao động fcl : SPR1 SPR0 Fcl 0 0 Fcl /4 0 1 Fcl /16 1 0 Fcl /64 1 1 Fcl /128 Sơ đồ khối SPI: Hình 4 : sơ đồ bên trong khối SPI Thanh ghi trạng thái SPSR: SPIF WCOL - - - - - - Bit 7 SPI Interupt Flag: khi quá trình truyền hoàn thành bit này được thiết đặt lên 1. và sinh ra 1 ngắt nếu bit SPIE trong thanh ghi SPCR được đặt giá trị 1. Bit 6 Write Collision Flag : cờ va chạm đựơc thiết lập trong thời gian di chuyển dữ liệu. Bit 5 – 0 được đặt giá trị là 0. Thanh ghi dữ liệu SPDR: MSB LSB Đây là thanh ghi dùng để chuyển dữ liệu giữa thanh ghi lưu trữ và thanh ghi cần chuyển tới. Nó được viết tới để bắt đầu cho quá trình di chuyển dữ liệu I.1.7 MỘT SỐ LỆNH CƠ BẢN Cấu trúc: tênlệnh, Lệnh Toán hạng Mô tả Hoạt động ảnh hưởng cờ Trong ? chu kì ADD Rd,Rr Cộng 2 thanh ghi Rd = Rd+Rr Z,c,n,v,h 1 ADC Rd,Rr Công cờ và 2 Reg Rd=Rd+Rr+C Z,c,n,v,h 1 SUB Rd,Rr Trừ 2 thanh ghi Rd=Rd-Rr Z,c,n,v,h 1 SUBI Rd,k Trừ đi 1 hằng số Rd=Rd-K Z,c,n,v,h 1 SBC Rd,Rr Trừ di 1 thanh ghi và cờ Rd=Rd-Rr-C Z,c,n,v,h 1 AND Rd,Rr AND logic 2 thanh ghi Rd=Rd and Rr Z,n,v 1 ANDI Rd,K And thanh ghi &hằng số Rd=Rd and k Z,n,v 1 OR Rd,Rr Hoặc logic 2 thanh ghi Rd=Rd or Rr Z,n,v 1 ORI Rd,Rr Hoặc thanh ghi &hằng số Rd=Rd ork Z,n,v 1 EOR Rd,Rr Xor 2 thanh ghi Rd=Rd xor Rr Z,n,v 1 NEG Rd Đổi dấu thanh ghi Rd=0-Rd Z,n,c,v 1 SBR Rd,k Set bit của 1 thanh ghi Rd=Rd v k Z,n,v 1 CBR Rd,k Xóa 1 bit của 1 thanh ghi Rd=rd a FF-K Z,n,v 1 INC Rd Cộng thêm 1 vào Rd Rd=Rd+1 Z,n,v 1 DEC Rd Trừ đi 1 từ Rd Rd=Rd-1 Z,n,v 1 TST Rd Kiểm tra xem có = 0 Rd=Rd and Rd Z,n,v 1 CLS Rd Xóa 1 thanh ghi Rd=Rd xor Rd Z,v,n 1 Rcall Gọi chương trình con 3 Icall Gọi gián tiếp CT con 3 RET Trở về từ CT con 3 RETI Trở về từ 1 ngắt I 4 RJMP Nhảy so vơi đc hiện tại Pc=pc+1+offset Z,v,n 3 BRNE Nhảy khi điều kiện sai 1 CP Rd,Rr So sánh 2 thanh ghi Rd-Rd Z,n,v,c,h 1 MOV Rd,Rr Chuyển dữ liệu giữa 2 reg Rd ßRr None 1 LD Rd,K Nạp dữ liệu vào thanh ghi Rd ß K None 2 LDS Rd,k Nạp dữ liệu từ Sram Rdß(k) None 2 ST Z,Rr Lưu trữ vào biến (Z)ßRr None 2 STD z+q, Rr (z+q)ßRr None 2 STS K,Rr Lưu trữ vào ram (k) ß Rr None 2 LPM Nạp chương trình vào bộ nhớ R0ß (Z) None 3 IN Rd,P In port đọc giá trị từ cổng RdßP None 1 OUT P,Rr Out xuất giá trị ra cổng Pß Rr None 1 Push Rr Cất thanh ghi vào stack Stack ßRr None 2 POP Rd Lấy thanh ghi ra Stack RdßStack None 2 SBI P,b Thiết lập bit vào reg I/O I/O(P,b)ß1 None 2 CBI P,b Xóa I/O(P,b)ß0 None 2 LSL Rd Dịch trái bit Z,c,n,v 1 LSR Rd Dịch phải bit Z,c,n,v 1 SWAP Rd SWAP nibbles cao & thấp None 1 BSET S Đặt bit 1 tới bit s của Sreg SREG (s)ß1 SREG(s) 1 BCLS S Xóa bit s của SRRG SREG(s)ß0 SREG(s) 1 SEI Cho phép ngắt toàn cục Iß1 I 1 CLI Cấm ngắt toàn cục Iß0 I 1 Sleep Đăt chế độ ngủ cho AVR None 3 WDR Watch dog reset None 1 I.1.8 CẤU TRÚC 1 CHƯƠNG TRÌNH ĐIỀU KHỂN AVR Để viết chương trình điều khiển cho AVR ta cần phải biết về một số ngôn ngữ lập trình có thể thao tác trực tiếp đến phần cứng như pascal, ASM, C. và sau khi viết cần biên dịch chúng trên các trình dịch chẳng hạn như AVR_assembler của Atmel, Iar, hay trình dịch C của IAR, GNU…. Tiếp theo phải nạp chúng vào bộ nhớ chương trình của AVR đây là loại bộ nhớ Flash. Và đưa AVR vào mạch đã được thiết kế. Ngoài ra cũng có thể lập trình ngay trên chip khi nó đang chạy nếu bản mạch có AVR được ghép nối với máy vi tính theo đúng cách Các bước viết chương trình: B1: Khai báo các tệp hỗ trợ, định nghĩa nhiệm vụ cho các thanh ghi. B2: Nạp các giá trị để định nghĩa cho các cổng vào 1 thanh ghi rồi xuất tới cổng để định nghĩa chức năng cho các chân của các cổng là ra hay vào với mức 0:input; 1:output; B3: Tiến hành lập trình xử lý công việc, lấy giá trị từ các cổng và đưa giá trị ra cho các cổng theo các mục tiêu đã đặt ra. I.2 VI MẠCH VÀO RA ĐA NĂNG PPI – 8255A I.2.1 GIỚI THIỆU PPI – 8255 PPI – 8255A (Programmable Peripheral Interface ) là một vi mạch vào ra đa năng có thể lập trình được cho nó hoạt động. Nó được thiết kế để ghép nối các thiết bị ngoại vi với hệ thống máy tính dùng vi xử lý Intel theo phương thức truyền dữ liệu dạng song song. Độ tích hợp của vi mạch này tạo ra 1 ưu điểm là bản mạch ghép nối dùng PPI-8255A chỉ cần thêm rất ít các linh kiện phụ trợ. PPI-8255A có 24 đầu của 3 cổng vào/ra 8 bit hai hướng : PA0 - PA7 của cổng A, PB0 - PB7 của cổng B và PC0 - PC7 của cổng C được chia làm 2 nhóm : Group A gồm có cổng A và 4 bit cao của cổng CH, Group B gồm có cổng B và 4 bit thấp của cổng CL . Vi điều khiển có thể chương trình hoá để hoạt động theo 3 chế độ 0, 1 và 2. Việc chọn chế độ hoạt động nào phụ thuộc vào giá trị của từ điều khiển được nạp vào từ điều khiển CW khi viết chương trình. Ngoài ra PPI-8255 còn có thể hoạt động theo chế độ bắt tay . I.2.2 SƠ ĐỒ KHỐI VÀ SƠ ĐỒ CHÂN TÍN HIỆU PPI-8255 I.2.2.1 Sơ đồ khối :( hình 3) Các cổng PA, PB, PC đều có thể hoạt động ở chế độ vào ra đơn giản, nếu PPI - 8255 được đặt theo chế độ bắt tay thì các bit cao của PC sẽ đựơc sử dụng vào mục đích tạo tín hiệu bắt tay. Bộ đệm số liệu là loại bộ đệm 8 bit 2 hướng 3 trạng thái được dùng để ghép nối 8255A với bus hệ thống của PC. Số liệu sẽ được bộ đệm phát hoặc thu bằng việc chạy các lệnh IN, OUT. Các từ điều khiển đặt chế độ cho 8255A và thông tin trạng thái cũng được truyền qua bộ đệm này. Các mạch logic đọc /viết và điều khiển quản lý các quá trình truyền số liệ, truyền các từ điều khiển, chấp nhận các tín hiệu vào từ các bus địa chỉ và bus điều khiển của CPU và lần lượt phát ra các lệnh tới cả 2 nhóm điều khiển A và B. Điều khiển đọc/viết Cổng A Điều khiển nhóm A Điều khiển nhóm B Bộ đệm số liệu Cổng CH Cổng CL Cổng B Bus nội bộ Pa7 – pa0 Pc7-pc4 Pc3-pc0 Pb0- pb7 Hình 5: sơ đồ khối của 8255 I.2.2.2 Sơ đồ chân tín hiệu :( hình 4) Chân VCC : điện áp nguồn cung cấp cho 8255. Chân CS: khi ở mức tích cực thấp cho phép 8255 thông tin được với Cpu RD Chân : khi ở mức tích cực thấp cho phép CPU đọc số liệu hoặc thông tin trạng thái của 8255. WR Chân : khi ở mức tích cực thấp cho phép CPU viết số liệu hoặc từ điều khiển vào 8255. Chân Reset : ở mức cao sẽ xoá các thanh ghi điều khiển và đặt các cổng A, B, C ở chế độ vào 2 chân A0, A1 khi kết hợp với các tín hiệu WR, RD sẽ cho phép truy cập 1 trong 3 cổng hoặc thanh ghi : A0 A1 Công việc 0 0 Đọc/ ghi cổng A 0 1 Đọc/ ghi cổng B 1 0 Đọc/ ghi cổng 1 1 Đọc/ ghi từ điều khiển CW Sơ đồ chân của 8255: PPI - 8255A PA RD CS GND A0 A1 PC PB0 PB2 PB 20 21 VCC D7 D0 RESET WR PA7 PA4 Hình 6: Sơ đồ chân của 8255 1 40 5 18 26 36 I.2.3 NGUYÊN LÝ HOẠT ĐỘNG CỦA 8255A PPI-8255A 3 chế độ hoạt động 0, 1 và 2. sau khi reset thì tất cả các cổng đều được đặt ở chế độ vào. Bằng cách đặt các bit của từ điều khiển CW thì ta sẽ chọn được chế độ: D7 D6 D5 D4 D3 D2 D1 D0 D7: được đặt giá trị 1. D6 d5 : chọn chế độ: 00 : chế độ 0, 01: chế độ 1, 1x chế độ 2. D4 : cổng A :0 :ra, 1 :vào. D3 : cổng C cao (pc7 – pc4 ). D2 : chế độ 0: chế độ 0 ; 1: chế độ 1. D1: cổng B. D0: cổng c thấp ( pc3 – pc0). I.2.3.1 Chức năng điều khiển ngắt : Khi từ điều khiển CW của 8255A được lập trình hoạt động theo chế độ 2 hoặc 1 thì các tín hiệu điều khiển sẽ được cung cấp nhằm có thể sử dụng chúng như các tín hiệu ngắt tới CPU. Các yêu cầu ngắt từ cổng C có thể được cho phép hoặc bị cấm bằng cách đặt lại một mạch lật INTE có liên quan khi sử dụng chức năng đặt/xoá các bit trên cổng C. I.2.3.2 Các chế độ hoạt động : Chế độ 0: vào ra 1 chiều đơn giản không có móc nối. Bất kỳ cổng nào cũng có thể là các cổng vào/ra trong chế độ này. Trong mode ra số liệu viết ra cổng được chốt và tồn tại trên đầu các cổng ra cho tới khi một byte mới được viết tới. Trong mode vào sẽ đọc các giá trị trên các chân của cổng vào và các bit này không được chốt. Chế độ 1: vào ra 2 chiều có móc nối qua cổng ch. Trong mode vào: - STB chân PC4(strobe input): khi thiết bị ngoại vi nối với đường này ở mức tích cực thấp thì byte trên cổng được nạp vào thanh ghi chốt lối vào. - IBF chân PC5 (input buffer full): nhảy lên mức cao khi đã có 1 byte trong bộ chốt nối vào. - INTR (interupt request): chân PC3:mức cao của lối ra này có thể được dùng để ngắt cho CPU. Trong mode ra: - OFB : (output buffer full): được đưa về mức 0 khi CPU đã viết số liệu ra cổng. - ACK: (Acknowledge): thiết bị ngoại vi làm tín hiệu đến lối vào ở mức thấp thông báo cho 8255 biết rằng số liệu từ cổng A hoặc B đã nhận được. Khi bit này ở mức 1 thì có thể gửi tiếp tới 1 byte khác. - INTR: nếu cho phép một ngắt sẽ phát ra khi bộ đệm rỗng . Chế độ 2: Vào /ra 2 chiều qua cổng A có móc nối qua nibble cao và bit c3 của cổng C, vậy là có 5 bit của cổng C được dùng để lưu trữ trạng thái cho cổng A hai chiều vào/ra 8 bit. Mode vào: - INTR chân PC2: mức cao được dùng để ngắt CPU. - OBF chân PC7: mức thấp chỉ rằng CPU viết xong số liệu tới cổng A - ACK chân PC6: mức thấp cho phép bộ đệm 3 trạng thái phát số liệu ngược lại nó ở trong trạng thái trở kháng cao. - INTE 1: mạch lật này được điều khiển bởi việc đặt/xóa bit PC6. Mode ra: - STB: chân PC4 mức thấp để nạp số liệu tới chốt lối vào. - IBF : chân PC5 mức cao chỉ thị rằng số liệu đã được nạp tới bộ chốt lối vào - INTE 2 :có liên quan đến tới bit IBF được điều khiển bởi việc đặt/xóa bit PC4. I.2.4 CÁC BƯỚC VIẾT CHƯƠNG TRÌNH B1: Xác định địa chỉ của các cổng và CW B1: nạp từ điều khiển vào CW để xác định chế độ họat động và cho các cổng là vào hay ra. B3: viết chương trình điều khiển cho chúng theo các mục tiêu đã đặt ra Chương II THỰC NGHIỆM - GHÉP NỐI AVR VÀ 8255 II.1 SƠ ĐỒ KHỐI PHỐI GHÉP GIỮA AVR VÀ 8255A Nguồn nuôi AVR PPI - 8255 PA PC DATA CONTROL VCC BỘ TẠO DAO ĐỘNG KHỐI RESET ADD PB PA D0 – D7 RESET Hình 7: sơ đồ khối ghép nối 8255 với AVR PD PD Sơ đồ trên thực hiện việc điều khiển vào ra của AVR với PPI-8255A. AVR sẽ điều khiển 8255A vào ra qua các cổng để tăng thêm số cổng vào ra cho bộ vi xử lý. Đường dữ liệu là 1 đường dẫn 8 bit mà 1 cổng trên AVR là cổng ra và cổng trê