Luận án Thiết kế, chế tạo hệ tách xung Nơtron và Gamma sử dụng kỹ thuật xử lý tín hiệu số - Phan Văn Chuân

n khuếch đại Các xung từ R9420 có biên độ tín hiệu khá lớn trong dải đo nơtron, nhưng hình dạng xung chưa phù hợp cho việc truyền và xử lý xung từ đetectơ đến bộ số hóa. Một xung ra tiêu biểu trên anode của R9420 khi qua điện trở tải 50được biểu diễn trên hình 2.6, sườn sau của xung tăng rất nhanh và phần đuôi xung bị dao động. Có thể nhận thấy, các thành phần phân rã chậm đóng góp ở phần đuôi xung cùng với các dao động nhiễu gây nhiều khó khăn cho việc phân biệt dạng xung nơtron/gamma thu được từ đetectơ. Bên cạnh đó, sườn tăng và giảm của xung quá ngắn (< 10 ns) làm xuất hiện các xung phản xạ khi truyền tín hiệu xung từ đetectơ về bộ số hóa thông qua cáp tín hiệu [1]. Các xung phản xạ khi kết hợp với xung chính làm biến dạng xung, gây khó khăn trong việc xác định biên độ xung. Mặt khác, vì các xung đo trực tiếp từ PMT có sườn tăng rất ngắn nên biên độ không tuyến tính với năng lượng chất nhấp nháy nhận từ bức xạ. Điều này là bởi thành phần phân rã nhanh chưa kịp đóng góp hết vào việc hình thành biên độ mà phần còn lại đóng góp vào đuôi xung. 36 Hình 2.6 Một xung tiêu biểu từ anode của PMT được lấy mẫu ở tần số 2,5 GSPS và băng thông 2,5 GHz. Với những bất lợi như trên, việc gắn thêm một TKĐ cho đetectơ nhấp nháy là cần thiết. TKĐ có các nhiệm vụ chính là: 1) Tạo biên độ xung đối với vùng năng lượng quan tâm từ 0 đến 5000 keVee nằm trong khoảng cho phép của bộ số hóa tốc độ cao (0 ÷ 1V). 2) Tạo dạng xung thuận lợi cho việc truyền tín hiệu đến bộ số hóa bằng cách hình thành lại xung có thời gian tăng của sườn trước lớn hơn 10 ns để tránh hiệu ứng phản xạ xung khi truyền trên cáp đồng trục có chiều dài trên 2 m. Để tạo dạng xung thuận lợi trong việc truyền, số hóa và phân biệt dạng xung ở tốc độ cao, các xung được tích phân với thời hằng đủ nhỏ để các thành phần phân rã chậm tạo ra sự khác biệt tại phần đuôi xung. Vì tín hiệu qua PMT cũng được khuếch đại (~ 55,05 10 ), nên tín hiệu tại anode đã khá lớn. Việc sử dụng TKĐ nhạy điện tích trong trường hợp này sẽ không phù hợp do tín hiệu được khuếch đại quá biên độ nguồn nuôi gây bão hòa xung. Vì vậy trong trường hợp này, sử dụng TKĐ nhạy điện áp là thích hợp hơn. Sử dụng TKĐ nhạy điện áp cho phép dễ dàng điều chỉnh hệ số khuếch đại nằm trong dải hoạt động của bộ số hóa tương ứng với vùng năng lượng đầu vào quan tâm. TKĐ nhạy điện áp được thiết kế gồm bốn tầng được mô tả như hình 2.7, bảo đảm một số yêu cầu sau: 37  Tốc độ đáp ứng của TKĐ phải cao vì các đặc trưng về thời gian của xung cần phải được bảo toàn, để những đặc trưng khác nhau của xung nơtron và gamma thể hiện ở phần đuôi của xung.  Đóng góp của nhiễu vào xung phải nhỏ để không ảnh hưởng nhiều đến đặc trưng khác nhau của xung vì các đặc trưng khác nhau giữa xung nơtron và gamma rất nhỏ. Bảng 2.2 Các tham số quan trọng của THS3202 [65]. Tham số Giá trị Băng thông 2 GHz Tốc độ tăng điện áp cho phép 9000 /V s Thời gian tăng/giảm 0,45 ns Điện áp nguồn đơn Điện áp nguồn đôi 6,5 15V 7,5V Nhiễu điện áp đầu vào 1,65 /nV Hz Nhiễu dòng đầu vào không đảo 13,4 /pA Hz Nhiễu dòng đầu vào đảo 20 /pA Hz Với các yêu cầu đó, bộ khuếch đại thuật toán THS3202 được sử dụng trong thiết kế TKĐ. Các tham số quan trọng của THS3202 được trình bày trên bảng 2.2. Sơ đồ TKĐ kết nối với PMT được trình bày trên hình 2.7, thiết kế gồm các tầng sau: 1) Tầng hình thành xung điện áp: Tín hiệu dòng từ anode của PMT được chuyển thành tín hiệu điện áp thông qua tầng RC. Hàm truyền của tầng được xác định theo biểu thức (2.1) [66]. 1 1 1 1 A 1 out in V G I s    (2.1) Trong đó 1 1A R và 1 1 1R C  . 38 2) Tầng khuếch đại: Sử dụng mô hình bộ khuếch đại đảo với OP-AMP THS3202 có tốc độ cao và băng thông lớn. Thời gian đáp ứng của THS3202 rất nhỏ, do đó không ảnh hưởng nhiều đến thời hằng của TKĐ. Tầng khuếch đại có hàm truyền được xác định theo (2.2) [65,66]. 2 2 1 AG s   (2.2) Trong đó 32 2 A R R  . 3) Tầng hình thành xung: Khối tích phân Sallenky được sử dụng để hình thành xung, lọc thành phần nhiễu tần số cao và nâng cao tỉ số tín hiệu trên nhiễu (SNR) [21,65]. Hàm truyền của tầng hình thành xung được xác định theo biểu thức (2.3). 3 2 3 2 3 3 3 1 / ( ) 3 1 / G s A A s s        (2.3) Trong đó 8 73 8 R R A R   và 3 RC  . 4) Tầng đầu ra và phối hợp trở kháng với cáp: Tầng lọc thông thấp RC loại bỏ thành phần tần số cao và phối hợp trở kháng với cáp nối tín hiệu. Hàm truyền được tính theo biểu thức (2.4). 3 3 1 1 G s   (2.4) Trong đó 3 9 4R C  . Từ (2.1), (2.2), (2.3) và (2.4), hàm truyền của bộ khuếch đại được xác định theo biểu thức (2.5). Hàm (2.5) lọc bỏ tần số cao với ngưỡng cắt -3dB với các tham số linh kiện như bảng 2.3 đạt được là 14,73MHz. 1 2 31 2 3 2 3 3 3 1 A . . ( (A 3) 1)( 1)( 1) A A G G G G s s s s s          (2.5) 39     5V 5V U1 U2 1R 2R 3R 4R 5R 6R 7R 8R 9R 10R4C 1C 2 C 3C Input Output Tầng chuyển đổi xung dòng thành xung áp Tầng khuếch đại Tầng đầu ra và phối hợp trở kháng với đường truyền Tầng hình thành xung 5V 5V Hình 2.7 Sơ đồ tiền khuếch đại cho đetectơ EJ-301. Hình 2.8 Mạch tiền khuếch đại sử dụng THS3202. Bảng 2.3 Các tham số linh kiện sử dụng trong mạch TKĐ. Linh kiện Giá trị (sai số) Linh kiện Giá trị (sai số) R1 49,9Ω (1%) R8 330 Ω (1%) R2 49,9Ω (1%) R9 49,9Ω (1%) R3 1,5kΩ (1%) R10 720 Ω (1%) R4 49,9Ω (1%) C1 10 pF (5%) R5 470 Ω (1%) C2 10 pF (5%) R6 470 Ω (1%) C3 10 pF (5%) R7 1,0kΩ (1%) C4 220 pF (5%) 40 2.2 Xây dựng hệ đo nơtron sử dụng đetectơ EJ-301 2.2.1 Xây dựng phần cứng hệ đo Phần cứng hệ đo nơtron và gamma sử dụng đetectơ nhấp nháy được thiết kế dựa trên mô hình của hệ ghi đo bức xạ bằng kỹ thuật số. Cấu hình hệ đo được trình bày trên hình 2.9; gồm ba phần chính: đetectơ EJ-301, bộ số hóa tốc độ cao và hệ xử lý xung và lưu trữ. EJ301 PMT Preamp HV power supply Detector EJ-301 Computer cable 50 Ohm DC Power Supply Fast ADC DRS4 Evaluation Board FPGA USB Hình 2.9 Sơ đồ cấu trúc phần cứng hệ đo nơtron bằng kỹ thuật số sử dụng đetectơ EJ-301. 1) Đetectơ Đetectơ EJ-301 đã được thiết kế để đo nơtron và gamma với các tham số chính khảo sát được trên nguồn gamma như sau:  Vùng biên độ xung ra tuyến tính: 0 ÷ 2700 mV;  Thời gian tăng của xung: ~12,4 ns;  Thời gian giảm của xung: ~31 ns;  Độ nhạy của đetectơ ở giá trị cao áp 1200V: 190,3 /mV MeVee . Các tham số của xung ra từ đetectơ đã được thiết kế để phù hợp trong ghép nối trực tiếp đến các bộ số hóa tốc độ cao. Hình 2.10 trình bày một xung gamma đặc trưng từ đetectơ EJ-301 được lấy mẫu trên DPO7254C. 41 Hình 2.10 Dạng xung gamma từ đetectơ EJ-301 được lấy mẫu trên DPO7254C. 2) Bộ số hóa a) Yêu cầu trong hệ đo nơtron-gamma Bộ số hóa có nhiệm vụ số hóa các xung tương tự thành dạng dữ liệu số, sao cho khi dựng lại xung dưới dạng số thì các đặc trưng cần thiết của xung vẫn được bảo toàn. Do các đặc trưng về thời gian của xung rất ngắn, mặt trước của xung kéo dài khoảng 20 ns, trong khi phân rã của các thành phần chậm của xung kéo dài khoảng 300 ns. Do đó, khoảng thời gian cần quan tâm cho mỗi xung sẽ kéo dài từ 400 ÷ 600 ns. Bên cạnh đó, các đặc trưng hình dạng khác nhau của xung nơtron/gamma rất nhỏ nằm ở phần đuôi xung, nên yêu cầu về tốc độ số hóa và độ phân giải biên độ tương đối cao. Các khảo sát đã thực hiện trên DPO 7254C cho thấy khi tốc độ lấy mẫu nhỏ hơn 500 MSPS, khả năng phân biệt dạng xung nơtron/gamma kém hiệu quả. Điều này cũng đã được khẳng định trong các nghiên cứu phân biệt dạng xung nơtron/gamma bằng kỹ thuật số của các tác giả khác [21,56,67]. Do đó, để hiệu quả phân biệt nơtron và gamma tốt thì các bộ số hóa trong hệ đo cần có tần số lấy mẫu lớn hơn 500 MSPS. Kết quả này là phù hợp với các tài liệu tham khảo [6,8,10], trong đó hiệu quả phân biệt dạng xung nơtron/gamma phụ thuộc vào độ phân giải của bộ số hóa. 42 Cấu trúc bộ số hóa được thiết kế gồm hai phần: Bộ biến đổi ADC tốc độ cao và bản mạch điều khiển, xử lý, lưu trữ/ truyền số liệu số hóa. Các bộ ADC với cấu trúc đường ống đã cho phép biến đổi sang số lên đến tốc độ trên 500 MSPS. Các bộ ADC này có thể ghép với FPGA với mục đích điều khiển ADC và lưu trữ / truyền số liệu. Việc kết nối với FPGA thường được thực hiện qua chuẩn LVDS (Low- Voltage Differential Signaling) [68]. Tuy nhiên, việc kết nối ADC tốc độ cao với FPGA thông qua cáp LVDS thường gặp một số vấn đề về nhiễu trong quá trình truyền/nhận. Do đó, ADC tốc độ cao kết hợp với FPGA trên một bản mạch duy nhất thường được sử dụng trong xây dựng các hệ đo bức xạ bằng kỹ thuật số [69,70]. Các module dạng này như: XMC-1131 của công ty Flexcom, gồm một ADC 250 MSPS – 14 bit kết hợp với FPGA Xilinx Virtex-5; XMC-1151 sử dụng ADC 1,8GSPS-12 bit kết hợp với Xilinx® Virtex®-6 SX315T; ADX2-EVM-800/14 của Texas Instruments sử dụng 2 ADC 400MSPS-14 bit kết hợp với FPGA Xilinx Virtex-5. Sử dụng các khối trên có ưu điểm là tốc độ lấy mẫu nhanh, liên tục, đồng thời có thể sử dụng FPGA trên bản mạch để xây dựng hệ đo hoàn chỉnh [71,72]. Tuy nhiên, giá của các thiết bị này là một trở ngại trong việc nghiên cứu và triển khai rộng rãi các hệ đo. Gần đây, một phương pháp tiếp cận mới cho quá trình chuyển đổi từ tín hiệu tương tự thành số là sử dụng mảng tụ chuyển mạch (SCA: switched-capacitor arrays) kết hợp với ADC kiểu đường ống. Các bản mạch số hóa tốc độ cao sử dụng SCA, ADC và FPGA đã được viện nghiên cứu PSI (Paul Scherrer Institute) phát triển và DRSx là một giải pháp thay thế cho các ADC nhanh trực tiếp đắt tiền trong thiết kế và xây dựng hệ đo bức xạ [73,74]. Chi phí để xây dựng 8 kênh ADC với tốc độ 5 GSPS ở mức dưới 2000USD, trong khi sử dụng các mạch ADC nhanh trực tiếp kết hợp với FPGA có tốc độ tương đương có chi phí trên 10.000 USD. Bản mạch DRS4 sử dụng phương pháp lấy mẫu và lưu trữ tín hiệu ở tốc độ cao vào mảng tụ, sau đó sử dụng ADC tốc độ thấp hơn để số hóa dữ liệu từ mảng tụ [73]. Do đó, phương pháp này phù hợp với các hệ đo nơtron cần xử lý các xung ngắn đòi hỏi tốc độ số hóa cao. Vì lý do đó, bản mạch số hóa DRS4 rất thích hợp cho việc số hóa các 43 xung từ đetectơ EJ-301, các xung này có chiều dài ngắn (~600ns) và cần tốc độ số hóa cao. b) Bản mạch DRS4 Quá trình số hóa của bản mạch DRS4 cơ bản dựa trên bộ lấy và giữ mẫu tương tự DRS4 kết hợp với ADC 9245 - 14 bit và FPGA (Spartan®-3A). Hình 2.11 mô tả bản mạch DRS4 V5.1 với 4 kênh vào. Sơ đồ khối của bản mạch DRS4 được mô tả trên hình 2.12. Các tham số chính là:  Đầu vào: bốn đầu vào tương tự hoạt động độc lập trong vùng điện áp 0 ÷ 1,0V hoặc -0,5 ÷ 0,5V. Trong đó điện áp giới hạn đầu vào lớn nhất là 2,5V, trở kháng các kênh vào là 50 và băng thông 700MHz (-3dB).  Biến đổi ADC: độ phân giải cho mỗi kênh vào là 14 bit (16384 kênh) tương đương 0,061mV/ kênh.  Tần số lấy mẫu: cho phép cài đặt trong vùng từ 700 MSPS đến 5GSPS. Chu kỳ lấy mẫu nhỏ nhất 0,2ns.  Kích thước mẫu: độ dài mỗi xung được giữ trên DRS4 có thể thiết lập 1024 hoặc 2048 mẫu.  Khả năng lập trình: FPGA Spartan®-3A với mã nguồn mở cho phép tái lập trình để thu nhận và xử lý xung.  Giao tiếp: được kết nối với máy tính qua cổng USB 2.0 để điều khiển và nhận số liệu đo. 44 Hình 2.11 Bản mạch DRS4 V5.1. A n a lo g i n p u t b u ff e r In p u t a n a lo g Spartan 3 FPGA DAC DRS4 ADC USB interface EEPROMClock Temperature Sensor COMP Control Voltage reference Hình 2.12 Cấu trúc bản mạch DRS4 V5. Vi mạch DRS4: Cấu tạo DRS4 gồm 9 mảng tụ được điều khiển để giữ mẫu “analog” theo nguyên lý “domino” [73] và bộ điều khiển. Mỗi mảng tụ chứa 1024 tụ điện (150 fF) được kết nối tương ứng với một kênh vào. Trong một chu trình giữ mẫu, các tụ điện được mở để nạp lần lượt theo hiệu ứng “domino” và giữ lại mức điện áp đã nạp [75]. Chu kỳ đóng mở giữa các ô nhớ được phép cài đặt trong khoảng 0,2 ÷ 2ns [73,75]. Sau một chu kỳ lấy mẫu, 1024 mẫu được giữ trong mảng 45 tụ. Trong chu kỳ đọc dữ liệu, DRS4 được điều khiển để đưa lần lượt từng mẫu cho ADC biến đổi với tốc độ chậm hơn (33 MSPS). c) Chuẩn hóa mẫu Cấu trúc vào/ra của mỗi ô nhớ khác nhau, do đó giá trị của các mẫu đọc được trên các ô nhớ không đồng nhất [76]. Các yếu tố làm sai lệch tín hiệu lấy mẫu gồm sai lệch về điện áp và sai lệch thời gian lấy mẫu. Do đó, cần các hiệu chỉnh điện áp và thời gian để giảm thăng giáng cho tín hiệu đo. (a) 1t 2t 3t 4t 5t 6t 7t 8t (b) Hình 2.13 Cấu trúc mảng giữ mẫu và quá trình lấy mẫu của vi mạch DRS4 [73]. + Hiệu chỉnh điện áp offset: Điện áp trên mỗi ô nhớ được đọc thông qua một bộ đệm ra riêng. Trong khi mỗi bộ đệm lại có hệ số khếch đại và mức điện áp offset khác nhau (mức offset ngẫu nhiên có thể dao động trong khoảng 20 mV), do đó các mức điện áp trên các ô đọc được sẽ khác nhau mặc dù mức điện áp trên các ô là như nhau. Mức điện áp offset trên các ô nhớ được xác định bằng cách đo điện áp tương ứng của các ô nhớ khi đầu vào được nối với 0V. Mảng điện áp offset, tương ứng với 1024 ô nhớ trên mỗi kênh, sau khi xác định được sử dụng để hiệu chỉnh giá trị đo trên mỗi kênh tương ứng. + Hiệu chỉnh độ lợi: Độ lợi trên mỗi bộ đệm ra của các ô nhớ là khác nhau, do đó cần được hiệu chỉnh cho các giá trị khi đo. Sai lệch độ lợi của các bộ đệm ra được 46 xác định bằng cách đặt mức điện áp 800mV ở đầu vào cho tất cả các ô nhớ. Mảng giá trị đọc được trên các ô nhớ ở trạng thái này được sử dụng để hiệu chỉnh cho các giá trị khi đo. + Hiệu chỉnh thời gian: Do khoảng thời gian lấy mẫu giữa các ô nhớ khác nhau nên cần được hiệu chỉnh để thông tin về thời gian lấy mẫu được chính xác. Khoảng thời gian giữa hai lần lấy mẫu liên tiếp nhau của các ô nhớ trong DRS4 không giống nhau (hình 2.13b). Với mỗi tần số lấy mẫu, DRS4 cần được chuẩn thời gian lấy mẫu giữa các ô nhớ liên tiếp nhau. Trong quá trình này, một mảng gồm 1024 phần tử tương ứng với khoảng thời gian lấy mẫu của các “cell” được lưu trữ trong EEPROM (DTCell). Với mỗi xung số hóa khi dựng lại, DTCell được sử dụng để tính ra thời gian cho mỗi điểm số hóa. Hình 2.14 trình bày phân bố giá trị thu được của DTCell khi bản mạch DRS4 được chuẩn hóa ở tốc độ lấy mẫu 1GSPS; giá trị trung bình tại điểm 1ns và độ lệch chuẩn là 0,223ns. Hình 2.14 Phân bố khoảng thời gian giữa hai lần lấy mẫu liên tiếp ở tốc độ 1GSPS của DRS4. 47 Hình 2.15 Lưu đồ thuật toán hiệu chỉnh điện áp và thời gian cho một kênh trên DRS4. Trong lưu đồ thuật toán hình 2.15, các mảng hiệu chỉnh điện áp CellOffset(), CellGain() và mảng hiệu chỉnh thời gian CellDT() được đọc từ DRS4 trong lúc khởi động chương trình. Sau quá trình hiệu chuẩn điện áp và thời gian, mỗi xung được biểu diễn bằng một mảng gồm 1024 phần tử; mỗi phần tử gồm hai trường: N[j] mang thông tin về biên độ và t[j] mang thông tin về thời điểm lấy mẫu. Điện áp so sánh để hiệu chuẩn được tạo ra bằng bộ DAC 16 bit trên bản mạch. Hình 2.15 biểu diễn tín hiệu đọc được khi đầu vào ở mức 0V trong các trường hợp trước và sau khi chuẩn hóa. Mức nhiễu khi không có tín hiệu đầu vào trong trường hợp trước và sau chuẩn hóa là rms = 8,4mV (hình 2.16a) và rms = 1,16mV (hình 2.16b). 48 (a) (b) Hình 2.16 Nhiễu đo được trên kênh của bản mạch DRS4 khi: (a) Chưa hiệu chuẩn; (b) Đã hiệu chuẩn điện áp. 2.2.2 Xây dựng phần mềm hệ đo Bắt đầu Cài đặt các tham số ban đầu Cài đặt cho bản mạch DRS4 Đặt lệnh chờ xung từ đetectơ Có xung? Số hóa xung (1024 mẫu) Phân biệt dạng xung Xung nơtron ? Tính toán cho phổ nơtron Hiển thị/ lưu trữ Tính toán cho phổ gamma Kết thúc đo ? Kết thúc 1 1 2 2 đ đ đ s s s Hình 2.17 Lưu đồ thuật toán chương trình hệ đo nơtron và gamma. Phần mềm được xây dựng nhằm đồng bộ hóa các hoạt động của phần cứng hệ đo nơtron và gamma như một thể thống nhất. Các nhiệm vụ chính của phần mềm là điều khiển phần cứng ghi nhận các sự kiện từ đetectơ EJ-301, phân biệt dạng xung, 49 phân tích/dựng phổ, hiển thị và lưu trữ. Dựa trên cấu trúc phần cứng hệ đo nơtron và gamma, phần mềm thiết kế cho hệ gồm ba chương trình chính: chương trình trong FPGA Xilinx Spartan 3, chương trình giao tiếp giữa FPGA và máy tính và chương trình phân tích/hiển thị trên máy tính. Hoạt động của phần mềm cho hệ đo nơtron và gamma được khái quát bằng lưu đồ thuật toán trên hình 2.17. Chương trình bắt đầu bằng việc thiết lập các tham số cài đặt cho hệ như: số kênh, ngưỡng đo, tốc độ số hóa, v.v.. Cài đặt bộ số hóa DRS4 nhằm thiết lập chế độ hoạt động của bộ số hóa và xử lý xung. Giai đoạn cài đặt và thiết lập các thông số cho DRS4, máy tính gửi các lệnh thiết lập đến vi điều khiển. Vi điều khiển Cy7c68013A gửi các lệnh đến FPGA để thiết lập chế độ hoạt động cho vi mạch DRS4. Vòng lặp ghi đo bắt đầu bằng lệnh chờ sự kiện xung vượt ngưỡng từ đetectơ. Khi một xung từ đetectơ xuất hiện có biên độ lớn hơn ngưỡng cài đặt, DRS4 khởi động chu trình số hóa xung đó. Sau khi được số hóa, số liệu xung được chuyển về máy tính cho phân biệt nơtron/gamma dựa vào một phương pháp PSD do người sử dụng lựa chọn. Nếu xung được nhận là nơtron, kết quả được tính vào phổ nơtron, ngược lại được tính vào phổ gamma. Các thông số tính toán trên mỗi xung như: biên độ, tham số PSD, v.v. được hiển thị trong chương trình giao diện trên máy tính. 1) Chương trình cho FPGA Chương trình cho FPGA Xilinx Spartan 3 có nhiệm vụ chính là điều khiển quá trình số hóa xung đầu vào. Chương trình này được viết bằng ngôn ngữ VHDL và cung cấp dưới dạng mã nguồn mở bởi Viện PSI để người sử dụng có thể điều chỉnh cho phù hợp với ứng dụng [75]. Nếu các xử lý DSP thực hiện trên máy tính, thì các chức năng cài đặt sẵn trong bản mạch đủ đáp ứng các yêu cầu của hệ đo. Hình 2.18 mô tả lưu đồ thuật toán quá trình số hóa xung được điều khiển bằng FPGA. Quá trình bắt đầu bằng các thiết lập chế độ làm việc cho DRS4 gồm: tốc độ lấy mẫu, chế độ quét lấy mẫu và đặt kênh lấy mẫu (ch). Khi nhận lệnh số hóa từ vi điều khiển Cy7c68013A (VĐK), FPGA cho phép bộ DRS4 nhận xung từ đầu vào. Khi có xung 50 đến, FPGA nhận được tín hiệu trigger và đợi đến khi quá trình nhận xung kết thúc. Khi quá trình nhận xung trên DRS4 kết thúc, FPGA đều khiển quá trình số hóa lần lượt cho 1024 mẫu trên DRS4 và lưu trữ vào RAM. Vị trí bắt đầu của mẫu của một xung trong mảng của DRS4 (TriggerCell) cũng được lưu trữ trong RAM và sẽ được sử dụng để hiệu chỉnh dữ liệu xung. Bắt đầu Cài đặt chế độ cho DRS4 Đặt kênh đọc ch Cho phép DRS4 nhận xung Có xung? Cấm DRS4 nhận xung Kết thúc nhận xung Số hóa mẫu thứ i Chứa số liệu số hóa vào RAM i = i+1 1024i  Đọc vị trí bắt đầu của xung (Read_TriggerCell) Truyền số liệu số hóa cho VĐK Nhận xung? 1 1 s s s s đ đ đ đ Hình 2.18 Lưu đồ thuật toán quá trình số hóa trên FPGA. Hình 2.19 trình bày sơ đồ cấu hình cho FPGA trong bản mạch DRS4 nhằm điều khiển quá trình số hóa cho vi mạch DRS4, lưu trữ số liệu và trao đổi số liệu với vi điều khiển. 51 Phân byte RAM Điều khiển đọc ghi RAM Điều khiển đọc ghi EEPROM Điều khiển logic Giải mã lệnh ĐK RAM Add EEPROM Cho phép ghi Trigger ĐK đọc ADC ĐK byte H/L Chọn kênh DRS4 ĐK bắt đầu ADC Kết thúc ADC Chọn kênh DRS4 Kết thúc Domino DRS4 ADC AD9245 Data 14 8 8 8 16 RD/WR RD/WR Data Data RD /WR VĐK 16 Cấu hình FPGA Hình 2.19 Sơ đồ cấu hình cho FPGA trong bản mạch DRS4. 2) Chương trình cho vi điều khiển Chương trình cho vi điều khiển Cy7c68013A có nhiệm vụ chính là giao tiếp giữa FPGA và máy tính thông qua cổng USB. Chương trình thiết lập cấu hình cổng USB và gửi bảng tóm lược cấu hình cho máy chủ. Có 4 điểm cuối được sử dụng trong chương trình giao tiếp USB: Điểm cuối 0 (mặc định) sử dụng trong các lệnh giao tiếp ban đầu khi DRS4 kết nối với máy tính. Điểm cuối số 1-vào/ra - sử dụng trong các lệnh cài đặt điều khiển đến FPGA. Điểm cuối số 4-ra và điểm cuối số 8- vào – được sử dụng trong các lệnh truyền và nhận dữ liệu khối. Chương trình cho vi điều khiển được viết bằng ngôn ngữ C và hoạt động theo cơ chế ngắt. Khi điểm cuối số 1 nhận lệnh, mã lệnh được giải mã và chuyển đến chương trình thực thi tương ứng. Các hoạt động chính của chương trình trên Cy7c68013A được mô tả thông qua lưu đồ thuật toán trên hình 2.20. 52 Bắt đầu Cài đặt chế độ làm việc (từ PC) Cài đặt vi điều khiển: + Sử dụng đồng hồ nội 30MHz + Cho phép ngắt + Cho phép đồng bộ + Cài đặt bộ đệm FIFO Cài đặt điểm cuối số 1 (vào/ra) Cài đặt điểm cuối số 4 (ra) Cài đặt điểm cuối số 8 (vào) Điểm cuối số 1 có dữ liệu? Đọc dữ liệu điểm cuối số 1 vào bộ đệm Ghi nội dung từ bộ đệm ra điểm cuối số 1 (ra) Cài đặt điểm cuối số 8 (vào) Kết thúc Kết thúc 1 1 đ s s đ Hình 2.20 Lưu đồ thuật toán chương trình trên vi điều khiển. 3) Chương trình trên máy tính Chương trình trên máy tính được xây dựng có nhiệm vụ điều khiển bản mạch DRS4 ghi nhận các sự kiện nơtron-gamma từ đetectơ, nhận và phân loại các sự kiện nơtron/gamma và tính toán dựng phổ nơtron/gamma. Các hoạt động chính của chương trình trên máy tính được mô tả trên sơ đồ thuật toán hình 2.21. 53 Hình 2.21 Lưu đồ thuật toán chương trình trên máy tính. Hoạt động của chương trình được mô tả như sau: Khi bản mạch DRS4 được kết nối, chương trình khởi động các tham số mặc định và chờ lệnh từ máy tính. Để ghi nhận một xung từ đetectơ, máy tính sẽ gửi một lệnh đến bản mạch, bản mạch sẽ chờ đến khi có sự kiện xuất hiện; xung được tự động số hóa với chiều dài 1024 mẫu [73]. Khi quá trình số hóa kết thúc, chương trình máy tính đọc dữ liệu số hóa từ bộ đệm để xử lý. Dữ liệu số hóa mỗi kênh đọc được là một mảng chứa 1024 mẫu, với độ phân giải 14 bit. Mỗi mảng dữ liệu biểu diễn cho một xung đo từ đetectơ, mang thông tin về điện áp theo thời gian của xung. Do các xung từ đetectơ là xung dương, nên vùng đo của các kênh vào được đặt trong dải điện áp (-0,05 ÷ 0,95 V). Khi đó giá trị điện áp tính theo biểu thức (2.6). 0,05 65536 N v   (2.6) 54 Trong đó: N là giá trị của mẫu; v là giá trị điện áp tính theo vôn (V). Bảng 2.4 Giá trị đọc được tương ứng với điện áp trong hai chế độ điện áp vào. Dải điện áp đầu vào Tương ứng: Giá trị điện áp (V)  số N Giá trị điện áp (mV) 0,05 ÷ 0,95 V -0,05 0 0,95 65535 0,01253 50N   -0,5 ÷ 0,5 V -0,5  0 0,5 65535 0,01253 500N   Từ các xung số hóa nhận được, chương trình sử dụng các phương pháp phân biệt dạng xung để nhận biết xung nơtron và gamma. Mỗi xung sau khi xử lý có hai tham số được lưu trữ: biên độ - tương ứng với năng lượng bức xạ bị hấp thụ trong đetectơ và tham số nhận dạng xung PSD - để nhận dạng xung là nơtron hay gamma. Các sự kiện sau khi phân loại là nơtron hoặc gamma sẽ được tích lũy vào phổ nơtron hoặc gamma tương ứng. 4) Phát triển chương trình cho hệ đo nơtron và gamma (MCA_DRS4) Chương trình MCA_DRS4 được xây dựng trên phần mềm LabVIEW, kết hợp với các thư viện liên kết động được xây dựng trên phần mềm Visual C++. MCA_DRS4 được xây dựng gồm 3 phần chính: cài đặt các tham số, ghi nhận các xung và xử lý xung, dựng phổ. Các hàm giao tiếp phần cứng giữa máy tính với DRS4 thông qua giao diện USB được xây dựng dựa trên các hàm được cung cấp trong gói công cụ NI-VISA cùng với LabVIEW. Giao diện chương trình được thiết kế gồm ba phần chính: cửa sổ chính hiển thị phổ đo và phổ phân biệt nơtron/gamma, phần hiển thị các thông tin chung và menu người dùng. Từ cửa sổ chương trình, người dùng có thể thiết lập các phép đo nơtron và gamma, đồng thời cung cấp các thông tin về tốc độ đo, thời gian đo, thời gian chết, v.v. của phép đo. 55 Hình 2.22 Các khối mã chương trình cài đặt, truyền/nhận dữ liệu và các phương pháp PSD. Hình 2.23 Menu chương trình chính. Hình 2.24 Giao diện cửa sổ chính của chương trình MCA_DRS4. Menu của chương trình: cho phép thiết lập các chế độ hoạt động của chương trình đồng thời đưa ra các thông tin cần thiết của hệ đo. Menu chính được thiết kế gồm các mục: File, Hardware configuration, Setting, Operate, Calibrate, ROI và 56 Help. Phần cửa sổ hiển thị phổ gồm ba cửa sổ được lựa chọn bởi Tab: Total Spectrum - hiển thị phổ tổng gồm cả nơtron và gamma đo được, Nơtron/Gamma- ray Spectrum: hiển thị phổ nơtron và phổ gamma trên hai cửa sổ riêng và PSD Methods: hiển thị phổ PSD của nơtron – gamma của các phương pháp. Phần hiển thị thông tin chung được thiết kế gồm: các thông tin về thời gian, thông tin về số đếm và các thông tin về vị trí đánh dấu trên phổ. Các cài đặt chính từ menu của chương trình: + Cài đặt cấu hình phần cứng: bao gồm việc thiết lập vùng điện áp đầu vào, nguồn trigger, số kênh đo và tốc độ số hóa. Hình 2.25 Một số thiết lập phần cứng hệ đo. + Setting: gồm việc cài đặt thời gian