Đồ án Thiết kế bộ đánh thức cho mạng cảm biến không dây

, giảm nhiễu…, người ta chia transistor làm nhiều finger (n finger). Khi đó chiều rộng kênh tổng cộng của transistor là n*W. Như vậy có ba tham số về kích thước đặc trưng cho transistor là n, L, W. b. Các chế độ hoạt động Đặc điểm của MOSFET là được điều khiển bởi VGS. Vì thế sẽ nghiên cứu hoạt động của MOSFET theo sự biến thiên của VGS. VGS = 0, cực nguồn và cực máng bị ngăn cách bởi hai chuyển tiếp P-N liên tiếp, những chuyển tiếp này được tạo ra ở giữa cực nguồn với đế, và giữa đế với cực máng. Giữa cực S và D xuất hiện một điện trở cực lớn, khoảng 1012 Ω, lúc này transistor được coi như đóng. Hình 1.12: Đồ thị đặc tuyến hoạt động của transistor NMOS [2] 0 <VGS<Vth(chế độ đảo ngược yếu): Điện áp ngưỡng (Vth) Khi đặt điện áp dương vào giữa cực G và S (VGS>0), giữa bề mắt lớp đế và các cực của transistor xuất hiện một vùng nghèo hạt dẫn như được minh họa ở hình 1.13. Hình 1.13: Mô hình NMOS khi VGS>0 Khi VGS tăng, thế năng (Ф) tại bề mặt tiếp giáp giữa lớp đế và cực cửa cũng tăng lên, bề dày của vùng nghèo điện tích tăng lên. Khi thế năng này bằng 2 lần năng lượng Fermi (Фf) xảy ra hiện tượng đảo ngược (Inversion). Фf= kTqlnNAni (1.2) Trong đó k là hằng số Boltmann, NA là nồng độ hạt dẫn của lớp đế, ni nồng độ hạt dẫn của bán dẫn silic thuần. Khi xảy ra hiện tượng đảo ngược là lúc bắt đầu xuất hiện các electron ở ngay phía dưới lớp SiO2 tạo nên một lớp hạt dẫn liên tục từ cực D sang S lúc này kênh dẫn được hình thành. Điện áp VGS yêu cầu để tạo ra hiện tượng đảo ngược, người ta gọi là điện áp ngưỡng (Vth). Khi xét tới ảnh hưởng của điện áp đặt lên đế ta có thể xác định giá trị Vth như sau: [2] Vth=Vtho+γ2Фf+ VBS-2Фf (1.3) Vtho là điện áp ngưỡng khi Vbs=0, chỉ phụ thuộc vào bản chất kim loại và silic, không phụ thuộc vào kích thước transistor. γ là hệ số được xác định theo: γ=1Cox2qεNA (1.4) Trong đó Coxlà điện dung lớp oxide. Việc xác định được giá trị của Vth có ý nghĩa rất lớn trong việc xác định giá trị các điện áp phân cực cho transistor. Theo phương trình(1.3) muốn thay đổi giá trị của Vth ta chỉ có thể biến đổi giá trị của VBS. Chế độ đảo ngược yếu: Thực tế thì khi VGS200mV). Chế độ làm việc này được gọi là đảo ngược yếu.Khi đó dòng ID sẽ biến thiên theo hàm mũ của VGS: ID=IO expVGSnVT (1.5) Trong đó VT là điện áp nhiệt : VT= KTq (1.6) n là hệ số phụ thuộc công nghệ. Trong chế độ này dòng điện ID phụ thuộc hàm mũ theo VGS. Vì thế nếu phân cực cho transistor ở chế độ này và đưa tín hiệu vào ở cực G của transistor ta có thể có có đặc tuyến làm việc giống như diode với dòng ID nhỏ tiêu tốn ít năng lượng. VGS> Vth(chế độ đảo mạnh) 0 <VDS<VGS – Vth (chế độ tuyến tính) Khi VGS> 0 kênh dẫn hình thành nhưng nếu VDS = 0 thì vẫn chưa có dòng điện chạy qua transistor do chưa có điện trường kéo điện tử từ S sang D tạo thành dòng điện. Khi VDS tăng dần dòng, ID cũng tăng theo quy luật tuyến tính, được xác định như phương trình (1.5). Đây được gọi là vùng làm việc tuyến tính của transistor [2]. ID=μnCoxWL(VGS-Vth)VDS (1.7) VDS> VGS – Vth(chế độbão hòa) Nếu VDS> VGS – Vth và tiếp tục tăng lên nữa thì dòng ID lúc này không tăng lên nữa, nó không còn phục thuộc vào VDS mà chỉ phụ thuộc vào VGS. Lúc này transistor được gọi là làm việc trong chế độ bão hòa. Dòng ID được xác định như phương trình (1.6) [2]. ID=μnCoxWLVGS-VthVDS-2VDS2 (1.8) Trong trường hợp này transistor đóng vai trò như một nguồn dòng và được sử dụngnhiều trong hầu hết các mạch khuếch đại. Mô hình tín hiệu nhỏ: Khi tín hiệu vào ở mức bé để nghiên cứu hoạt động của transistor người ta đã đưa ra mô hình tín hiệu nhỏ như hình 1.15. Hình 1.14: Mô hình tín hiệu nhỏ của transistor mắc theo sơ đồ S chung [2]. Đặc trưng cho mô hình tín hiệu nhỏ người ta thường dùng hệ số hỗ dẫn (gm) được xác định như phương trình 1.9. gm=∂ID∂VGS (1.9) gm là hệ số đặc trưng cho sự biến đổi của dòng điện chạy qua transistor ID theo điện áp nhỏ đặt vào giữa cực G và cực S. gm thường được dùng để tính toán hệ số khuếch đại của transistor, trở kháng vào ra của transistor. Phương trình (1.10) xác định hỗ dẫn của transistor ở chế độ bão hòa. gm=μnCoxWLVGS-Vth (1.10) 1.3 Phần mềm mô phỏng Hiện nay trên thế giới có rất nhiều công ty cũng như các viện nghiên cứu cung cấp các công cụ thiết kế như Cadence, Synopsys, Magma. Chúng tôi sử dụng công cụ thiết kế của Cadence. Chu trình thiết kế IC được thể hiện trong hình 1.15, trong đó phần CADENCE TOOL là những giai đoạn thiết kế mà Cadence có thể hỗ trợ chúng ta thực hiện. Hình 1.15: Quy trình thiết kế IC Mục tiêu của đề tài là thiết kế bộ đánh thức hoạt động ở tần số cao 2.4 GHz bằng công nghệ CMOS. Dưới đây tôi xin trình bày ngắn gọn một số thuật ngữ thường sử dụng trong phần mềm thiết kế Cadence. 1.3.1Một số khái niệm cơ bản trên Cadence IC a. Tệp dữ liệu công nghệ TechFile Trong công nghiệp thiết kế IC, việc sử dụng công nghệ CMOS nào để chế tạo IC ảnh hưởng rất lớn đến cấu trúc cũng như các đặc tính của IC đó. Mỗi công nghệ CMOS chế tạo gắn liền với mỗi kích thước giới hạn của các linh kiện được sử dụng trong thiết kế. Kích thước này luôn được cố gắng thu nhỏ nhất để có thể tích hợp được nhiều nhất số linh kiện trên một điện tích, thu nhỏ diện tích, giảm năng lượng tiêu thụ, nâng cao hiệu suất hoạt động, giảm giá thành sản phẩm. Với mỗi kích thước, đặc tính của các linh kiện lại thay đổi, điện áp hoạt động, điện áp ngưỡng, điện áp đánh thủng, nhiễu và rất nhiều đặc tính ảnh hưởng tới phẩm chất của IC thay đổi. Vì thế mỗi công nghệ chế tạo có một bộ thông số riêng được lưu trong một tệp dữ liệu gọi là TechFile. Tệp dữ liệu này là kết quả của các nguyên tắc vật lý cơ bản, nguyên tắc thiết kế và kết quả đo đạc tính toán thực nghiệm do các công ty chế tạo IC đưa ra căn cứ vào công nghệ mà họ sử dụng. Tệp dữ liệu này là đặc trưng với mỗi công ty vì vậy nếu chúng ta dự định chế tạo linh kiện theo công nghệ của công ty nào thì phải sử dụng TechFile của công ty đó. Ví dụ như chúng tôi sử dụng công nghệ CMOS 130 nm và sẽ đưa bản thiết kế cho công ty TSMC để chế tạo IC, chúng tôi phải sử dụng TechFile của công ty TSMC cung cấp. b.Khái niệm Cell Trong thư viện mỗi linh kiện hoặc khối linh kiện được gọi là một Cell. Một Cell có thể chỉ đơn giản là một điện trở, tụ điện hoặc cả một khối chức năng đã hoàn thiện như bộ đảo. Cell có một số thể hiện phổ biến như sau: schematic được tạo ra bằng trình soạn thảo Virtuaso Schematic Editing mô tả các thành phần của Cell, giá trị của chúng, sơ đồ đi dây. symbol nếu cần biểu điễn khối linh kiện đơn giản hoặc phức tạp với các đầu vào và đầu ra giúp cho các sơ đồ nguyên lý phức tạp trở lên đơn giản, rõ ràng hơn thuận tiện cho quá trình thiết kế. layout thể hiện sơ đồ bố trí các lớp của IC. Ngoài ra còn có một số thể hiện nữa như verilog-A, spectre… c. Tệp dữ liệu Netlist Netlist là một tệp dữ liệu mô tả sơ đồ đi dây kết nối các linh kiện trong mạch. Từ đó trong quá trình mô phỏng Cadence sẽ căn cứ vào tệp này và sử dụng hai định luật Kirchhoff để tính toán giá trị điện áp tại các điểm nút, dòng điện trên các đường dây, cùng với đặc tính của các linh kiện được lập trình bởi nhà sản xuất sẽ cho ta giá trị điện áp tại mọi điểm của mạch. Mô phỏng gần nhất phẩm chất của mạch phục vụ quá trình thiết kế. d. Tệp dữ liệu Model Tệp dữ liệu Model là tập các mô hình toán học của các linh kiện được sử dụng để tính toán trong quá trình mô phỏng. Với những phiên bản phần mềm mô phỏng sau này Model còn bao gồm kết quả đo đạc thực tế của linh kiện ở rất nhiều điểm riêng giúp đưa kết quả mô phỏng gần đúng với thực tế nhất. e. Tệp dữ liệu Display.drf Cũng tương tự như TechFile đây là tệp dữ liệu do nhà sản xuất tạo ra. Đó là một tệp các quy ước về màu sắc tương ứng với các vật liệu nhắm tạo thuận lợi cho quá trình thiết kế, kiểm tra, sản xuất giữu khách hàng và nhà sản xuất. Display.drf phải được khai báo và đồng bộ với thư viện gốc của Cadence. Khi thiết kế sơ đồ layout, người sử dụng sẽ theo bộ quy ước này. f.Tệp dữ liệu Diva Tệp dữ liệu Diva được Cadence IC sử dụng trong quá trình thiết kế sơ đồ layout chứa đựng thuật toán, quy ước, quy tắc cho hai công cụ DRC và LVS. Một sơ đồ Layout sẽ hoàn thành khi vượt qua hai công cụ kiểm tra này. 1.3.2 Thiết kế mạch nguyên lý Cadence cung cấp công cụ Virtuaso Schematic Editing phục vụ cho việc soạn thảo mạch nguyên lý của IC. Kết quả của mạch nguyên lý là tệp Netlist sử dụng trong quá trình mô phỏng. 1.3.3 Biểu diễn Cell với Virtuaso Symbol Editing Công cụ này giúp biểu diễn các Cell một cách trực quan và gọn gàng hơn. Với các sơ đồ nguyên lý có kích thước lớn và nhiều linh kiện thì công cụ này giúp gom các thành phần liên quan đến nhau thường là một khối thực hiện được một chức năng cơ bản của mạch, biểu diễn khối theo các kí hiệu quy ước dễ hiểu, giao tiếp với mạch ngoài thông qua các đầu vào và đầu ra. 1.4.4 Mô phỏng hoạt động của mạch nguyên lý Để mô phỏng hoạt động của mạch trong quá trình thiết kế Cadence IC cung cấp công cụ Virtuoso Analog Design Environment. Cùng với Netlist, Model phần mềm sẽ tính toán giá trị dòng điện, điện áp từ đó xuất ra đưới dạng đồ thị theo thời gian, chế độ một chiều, các tham số đặc trưng như hệ số khuếch đại, hệ số nhiễu, hệ số phản xạ… 1.3.5Thiết kế sơ đồ bố trí các lớp của IC Sau khi hoàn thành quá trình thiết kế mạch nguên lý với kết quả đạt được là các linh kiện trong mạch, kích thước từng linh kiện. Khi đó dựa vào cấu trúc Layout đặc trưng của từng linh kiện (giống nhau về bản chất nhưng có khác nhau về sơ đồ các lớp, cách quy ước) để thiết kế sơ đồ layout tổng thể của cả IC. 1.3.6 Kiểm tra sơ đồ layout theo quy tắc của nhà sản xuất Bộ quy tắc thiết kế trên là bộ quy tắc chuẩn chung nhất được đưa ra cho quá trình thiết kế. Tuy nhiên thực tế mỗi nhà sản xuất lại có thể có một số sự điều chỉnh của riêng mình do đặc thù công nghệ của họ. Các thông tin này được lưu trong tệp dữ liệu Diva đi kèm cùng thư viện của họ. Cadence cung cấp một công cụ giúp kiểm tra lại quá trình thiết kế đã thỏa mãn các yêu cầu về khoảng cách của nhà sản xuất đó là Design Rules Check (DRC). Bộ công cụ này sẽ căn cứ vào tệp dữ liệu Diva của nhà sản xuất và tiến hành kiểm tra lại toàn bộ bản thiết kế. Các thông báo lỗi sẽ được đưa ra nếu có. Người thiết kế phải kiểm tra và sửa lỗi cho đến khi phần mềm thông báo hoàn thành. 1.3.7 So sánh mạch nguyên lý với sơ đồ layout Khi chúng ta thiết kế xong sơ đồ layout cần phải kiểm tra nó với sơ đồ nguyên lý. Nguyên tắc kiểm tra dựa trên sự so sánh giữa hai tệp netlist của hai sơ đồ này. Sơ đồ layout sẽ phải tuyệt đối trùng khớp với sơ đồ nguyên lý về mặt netlist. Phần dư ra do dây dẫn có điện trở, ảnh hưởng của các khối đến nhau… cũng được mô phỏng và đưa ra giới hạn tối đa cần phải đạt được. Cadence hỗ trợ chúng ta thực hiện công việc này bằng công cụ LVS (Layout versus Schematic). Chương 2. Phân tích thiết kế bộ đánh thức Có rấtnhiều cách để xây dựng một bộ thu sóng vô tuyến (Radio Frequency- RF). Có thể sử dụng những bộ thu có kiến trúc phức tạp với độ nhạy rất cao, hay sử dụng những thiết bị thụ động đơn giản,thậm chí không cần nguồn cấp. Tuy nhiên,do yêu cầu đặc trưng của bộ đánh thức là cấu trúc phải tương đối đơn giản, đặc biệt là công suất tiêu thụ rất thấp và độ nhạy tốt, nên việc lựa chọn một hệ thống nào cho phù hợp cần phải cân nhắc một cách kỹ lưỡng. Những hệ thống đã và đang được sử dụng cho bộ thu sẽ được đưa ra phân tích và đánh giá. Qua đó lựa chọn một hệ thống tối ưu nhất, hay đề xuất một hệ thống mới cho bộ đánh thức. Dưới đây sẽ trình bày chi tiêt tại sao cần có bộ đánh thức, trình bày các phân tích về kiến trúc bộ thu đã có, kiến trúc, nguyên lý hoạt động bộ thu được đề xuất dùng cho bộ đánh thức, đồng thời cũng sẽ trình bày sơ lược về một số khối quan trọng nhất trong bộ thu sẽ được ưu tiên thiết kế trước. 2.1 Tại sao cần có bộ đánh thức Trong thực tế, để giảm công suất tiêu thụ trong quá trình hoạt động của toàn bộ hệ thống WSN cũng như từng nút, người ta đã đã điều khiển hoạt động của thiết bị theo từng chu trình: thiết bị điện tử của mỗi nút sẽ được bật lên bởi tín hiệu đồng bộ để thực hiện chức năng của nó, sau đó lại chuyển sang chế độ ngủ (sleep-mode) gần như không tiêu thụ công suất. Trong mạng đồng bộ, mỗi nút sử dụng tín hiệu đồng bộ từ một bộ định thời chung cho toàn mạng. Còn mạng cận đồng bộ, tín hiệu đồng hồ được tạo ra bởi bộ định thời riêng của mỗi nút. Dù sử dụng phương pháp nào thì đều có hạn chế: Đối với mạng đồng bộ: Do phạm vi hoạt động của mạng lơn, khoảng cách giữa các nút con với nút trung tâm không đồng nhất việc duy trì một tín hiệu đồng bộ cho tất cả các nút là hết sức khó khăn. Đối với mạng cận đồng bộ, mỗi nút sử dụng một bộ định thời đòi hỏi độ chính xác cao làm tăng giá thành, sự thiếu đồng bộ giữa thu và phát cũng làm tăng công suất tiêu thụ trung bình. Hình 1.1 minh họa chu trình hoạt động của mạng cận đồng bộ. Hình 2.1:Chu trình hoạt động của nút trong mạng cận đồng bộ Một giải pháp được đưa ra để khắc phục những hạn chế trên đó là sử dụng bộ đánh thức (wake-up receiver) được ký hiệu là WU_RX. Bên cạnh bộ thu chính, mỗi nút sẽ được bổ sung một bộ đánh thức có khả năng hoạt động như một bộ thu tuy nhiên công suất tiêu thụ cực nhỏ. Bộ đánh thức sẽ liên tục lắng nghe và giám sát kênh truyền, khi có tín hiệu gửi cho nút thì bộ đánh thức sẽ gửi tín hiệu đánh thức tới bộ thu chính. Trong khi đó bộ thu chính tiêu thụ nhiều năng lượng sẽ được đặt ở chế độ nghỉ, nó chỉ được đánh thức để thực hiện chức năng của mình khi có tín hiệu từ bộ đánh thức. Bằng cách này công suất tiêu tụ của bộ thu chính cũng như của nút sẽ được giảm xuống mức tối thiểu. Chu trình hoạt động của thiết bị có dùng bộ đánh thức được minh họa trong hình 1.2. Hình 2.2: Chu trình hoạt động của nút khi có bộ đánh thức 2.2Phân tích các kiến trúc bộ thu 2.2.1 Bộ thu thụ động Một bộ thu đơn giản và điển hình nhất cho loại này là hệ thống nhận dạng sử dụng sóng RF (radio frequency identification-RFID)như minh họa ở hình 2.3. Hình 2.3: Hệ thống RFID Thẻ RFID nhận năng lượng từ tín hiệu RF đến , tích trữ nó và cấp cho các linh kiện điện tử của nó, giải mã tín hiệu rồi truyền trở lại bộ đọc (reader). Như vậy thẻ RFID chỉ hoạt động khi có năng lượng của tín hiệu RF từ bộ đọc. Cách thức hoạt động tương tự như bộ đánh thức. Tuy nhiên có một khác biệt lớn: Một thẻ RFID hoạt động ở tần số 2.4Ghz cách bộ đọc 10 mét tiêu thụ công suất 1uW, độ nhạy rất kém -25.7 dBm, đòi hỏi công suất phát của đầu đọc Reader tương đối lớn 34.5dBm theo tính toán thì để phát một chuỗi 15 bit/S cần công suất phát trung bình là 425uW [2]. Như vậy, nếu ứng dụng một cấu trúc tương tự cho bộ đánh thức gặp thách thức lớn về tối ưu về độ nhạy cũng như năng lượng tiêu thụ. 2.2.2Bộ thu truyền thống Những bộ thu truyền thống có kiến trúc tương đối phức tạp. Chúng sử dụng các linh kiện tích cực để đạt được độ nhạy cao và tốc độ dữ liệu lớn. Độ nhạy đạt được bởi loại này vượt xa khả năng cho phép của thẻ RFID. Kiến trúc chung của bộ thu loại này là đều sử dụng khối chuyển đổi tần số, tín hiệu được chuyển về tần số thấp hơn để dễ dàng thực hiện xử lý tín hiệu như khuếch đại, lọc nhiễu… Supper-heterodyne là kiến trúc điển hình nhất cho loại bộ thu này(hình 2.1): Hình 2.4:Kiến trúc supper-heterodyne Sau khi qua bộ lọc thông giải, tín hiệu qua khối khuếch đại nhiễu nhỏ, để loại bỏ bớt nhiễu, sau đó tín hiệu được chuyển đổi về trung tần (intermediate frequency-IF) sử dụng khối dao động nội (Local Oscillator-LO). Tín hiệu IF được khuếch đại để loại bỏ nhiễu ảnh và nhiễu giao thoa. Bộ trộn thứ hai sẽ chuyển đổi tín hiệu sang một chiều(DC). Hình 2.5: Kiến trúc low_IF Một kiến trúc nữa của loại này thường được sử dụng là kiến trúc Low_IF (hình: 2.2). Để tránh nhiễu ảnh thì tín hiệu sẽ được chuyển đổi trực tiếp về giải tần cơ sở bằng phương pháp chuyển đổi cầu phương. Cũng giống như supper-heterodyne một bộ dao động nội được sử dụng để điều khiển bộ trộn. Công suất tiêu thụ của những bộ thu loại này quyết định bởi bộ dao động nội. Bộ dao động nội hoạt động ở tần số RF gần với tần số kênh truyền, đòi hỏi độ chính xác và ổn định cao, đồng thời điều khiển cổng của bộ trộn chuyển mạch với biên độ rất lớn. Đối với low_IF, dao động nội phải tạo ra cả đầu ra đồng pha và vuông pha với đầu vào. Theo nghiên cứu, thì khối dao động điều khiển điện áp trong dao động nội cho đơn pha đã tiêu thụ một công suất đáng kể 300uW, chiếm khoảng 80% công suất tiêu thụ của cả bộ thu [2]. Như vậy, những sơ đồ khối theo kiểu truyền thống đều sử dụng bộ trộn được điều khiển bởi dao động nội có độ nhạy cực tốt nhưng công suất tiêu thụ tương đối lớn tập trung chủ yếu ở dao động nội. Do đó nếu sử dụng sơ đồ khối này cho bộ đánh thức thì yêu cầu phải tối thiểu công suất tiêu thụ của dao động nội, điều này rất khó thực hiện bởi các dao động nội cấu tạo bởi mạch cộng hưởng LC(đây là những phần tử thụ động, bị giới hạn bởi hệ số phẩm chất nên công suất tiêu thụ chỉ có thể giảm tới một giá trị nhất định-giá trị vẫn lớn so với công suất tiêu thụ yêu cầu của bộ đánh thức). 2.3 Kiến trúc đề xuất-Bộ thu trực tiếp 2.3.1 Cơ bản về bộ thu trực tiếp Những bộ thu sóng vô tuyến đầu tiên rất đơn giản chỉ bao gồm một anten bắt tín hiệu từ không khí, và một phần tử mạch phi tuyến để giải điều chế tín hiệu. Một ví dụ phổ biến là bộ thu crystal set [5], nó bao gồm một anten, mạch điều chỉnh và một mạch tách biên. Như tên gọi thì khối tách biên sẽ loại bỏ tất cả tần số và pha, chỉ dò biên của tín hiệu cao tần. Vì vậy kiểu bộ thu này chỉ dùng cho tín hiệu điều chế biên độ (AM), phổ biến nhất là dùng cho phương thức điều chế OOK (On-Off Keying) bật-tắt tín hiệu sóng mang theo mức logic của tín hiệu số. Trong phương thức, mức logic là 1 thì sóng mang sẽ được truyền đi, khi mức logic là 0 thì tín hiệu sóng mang sẽ được tắt đi không truyền. Phương thức điều chế OOK về cơ bản không bằng được các phương thức điều chế khác như điều chế tần số hay pha nhưng bù lại nó có một số thuận lợi khi sử dụng cho mạng cảm biến: Thứ nhất, trong một số ứng dụng của mạng cảm biến dữ liệu thu thập không phải là liên tục, kích thước dữ liệu nhỏ, vì thế không yêu cầu tốc độ bit cao, nên có thể ứng dụng sóng OOK. Thứ hai, OOK yêu cầu mạch điều chế, và giải điều chế có cấu trúc đơn giản tiêu thụ năng lượng cực thấp. Dựa trên những phân tích đó cũng như những nghiên cứu về các bộ thu truyền thống, chúng tôi đã đề xuất một kiến trúc mới có nguyên lý giống với bộ thu crystal set, nhưng được bổ sung thêm một số khối để đảm bảo chức năng cũng như tối ưu về độ nhạy, khả năng chọn lọc. Chi tiết về kiên trúc này được trình bày ở phần sau. 2.3.2 Kiến trúc và nguyên lý hoạt động Bộ thu loại này có kiến trúc đơn giản chỉ với một bộ khuếch đại RF và hay bộ dò biên tín hiệu hay bộ tách biên (envelope detector)có kiến trúc tương tự như những bộ thu sóng AM đầu tiên(hình 2.6). Hình 2.6: Kiến trúc bộ thu trực tiếp Đầu tiên tín hiệu điều chế OOK sẽ qua khối lọc tần số để lọc đúng tín hiệu ở tần số 2.4GHZ, sau đó qua khối LNA để lọc nhiễu và được khuếch đại. Nếu như tín hiệu sau khi qua LNA chưa đủ lớn sẽ sử dụng thêm một khối khuếch đại đẻ dảm bào tín hiệu vào khối tách biên vượt qua ngưỡng hoạt động của nó. Khối Tách biên sẽ giả điều chế tín hiệu, đưa tín hiệu về dạng trước điều chế. Sau đo tín hiệu này sẽ được khuếch đại lên mức điện áp tiêu chuẩn của các khối xử lý số. Do bộ thu trực tiếp không sử dụng bộ trộn tức không sử dụng dao động nội nên công suất tiêu thụ của cả bộ thu được giảm đáng kể đáp ứng được yêu cầu của một bộ đánh thức. Bộ thu này có hai hạn chế. Thứ nhất, do không xử lý qua tần số trung gian nên tính chọn lọc của bộ thu phụ thuộc chủ yếu vào bộ lọc cao tần dải hẹp. Thứ hai, khối tách biên thường có độ nhạy thấp nên đòi hỏi khối khuếch đại phải có hệ số khuếch đại lớn. Tuy nhiên, những hạn chế trên đã được khắc phục phần nào trong quá trình thiết kế tối ưu. 2.4 Yêu cầu thiết kế bộ đánh thức Theo nghiên cứu [5], một bộ thu trong mạng cảm biến không dây tiêu thụ công suấ khoảng 2.5mW, còn bộ phát tiêu thụ công suất khoảng 4mW. Mục đích của đồ án là thiết kế bộ đánh thức có công suất tiêu thụ cực thấp thay bộ phận truyền thông giám sát kênh truyền. Vì vậy yêu cầu của đồ án là thiết kế bộ đánh thức có công suất tiêu thụ 500μW chỉ bằng 5% công suất tiêu thụ của bộ thu chính. Với giả thiết khoảng cách tuyền sóng giữa các nút mạng là 10m theo tính toán [5] với mức tín hiệu phát là 0dB thì mức tín hiệu thu sẽ bị suy hao chỉ còn -70dB. Vì vậy yêu cầu thiết kế bộ đánh thức có độ nhạy -70dB. Ngoài ra bộ đánh thức còn được yêu cầu thiết kế hoạt động ở tần số 2.4 GHz, sử dụng điều chế sóng mang OOK. Cấu tạo của bộ đánh thức gồm nhiều khối nhưng căn cứ vào chức năng vai trò của từng khối chúng tôi đã ưu tiên thiết kế hai khối : khối khếch đại tạp âm thấp (LNA) và khối tách biên(ED). Khối LNA được yêu cầu thiết kế với công suất tiêu thụ 17dB, nhiễu < 2dB. Khối ED yêu cầu đảm bảo chức năng giải điều chế OOK, tối ưu công suất tiêu thụ < 10μW, nhiễu 0dB. Ngoài ra, hai khối này yêu cầu phải được phối hợp trở kháng 50Ω. Chương 3. Thiết kế khối LNA LNA là bộ khuếch đại tạp âm thấp, được sử dụng trong các IC thu và xử lý tín hiệu cực nhỏ. Trong khối đánh thức, nó là một thành phần quan trọng, thành phần chính tiêu thụ năng lượng của khối nên nó ảnh hưởng lớn đến năng lượng tiêu thụ của khối đánh thức. Chính vì thế thiết kế và tối ưu LNA là một phần việc quan trọng. 3.1 Lựa chọn sơ đồ thiết kế Có nhiều cấu trúc LNA đã được đề xuất trong các sách tham khảo [4] cũng như trong tạp chí, bài báo nước ngoài [7]. Tuy nhiên chúng tôi lựa chọn cấu trúc như hình 3.1 với những lý do sau: Cấu trúc đơn giản. Số lượng transistor cần tối ưu là 2. Điều kiện phân cực dễ dàng (Cả hai transistor luôn ở bão hòa) Tiêu thụ năng thấp do chỉ có hai transistor tiêu thụ năng lượng chính. Hình 3.1: Sơ đồ nguyên lý khối LNA Sơ đồ nguyên lý hình 3.1 sử dụng hai transistor NMOS làm việc ở tần số cao, chế tạo theo công nghệ TSMC 130 nm. Ngoài ta trong mạch còn sử dụng tụ Cin, Cout có nhiệm vụ cách ly chế độ một chiều khi nối tầng. Hai cuộn cảm Lvdd, Lbias cách ly điện áp xoay chiều với Vdd. 3.2 Nguyên lý hoạt động Sơ đồ khối hệ thống: Hình 3.2: Sơ đồ khối LNA Trong đó hai transistor M1, M2 có tác dụng khuếch đại và cả hai transistor làm việc ở chế độ bão hòa (Vds> Vgs -Vth) để cho hệ số khuếch đại lớn nhất [1]. Các tụ điện và cuộn cảm giữ vai trò nối tầng và phối hợp trở kháng. Mô hình tương đương của LNA khi tín hiệu vào nhỏ như sau [3]: LNA Hình 3.3: Mô hình tương đương của khối LNA với tín hiệu đầu vào nhỏ Phương trình Id trên một transistor ở chế độ bão hòa [2] : Id=β.(Vgs-Vth)2 (3.1) Hỗ dẫn của transistor: gm= ∂IDS∂VGS (3.2) Khi làm việc ở chế độ bão hòa ta có: gm= ∂(βVgs-Vth2)∂VGS=βVGS-Vth2 β=C0x.WL (3.3) Hỗ dẫn của LNA: gmLNA= gmN1+gmN2 (3.4) Hệ số khuếch đại của LNA tỉ lệ thuận với W/L và VGS thông qua gmLNA Hệ số tạp âm [3]: Fmin= 1+25*ωωTγσ(1-c2) (3.5) Hệ số tạp âm giảm khi C, γ , σ giảm và wT tăng. 3.3Các bước thiết kế Xác định điện áp phân cực cho hai transistor. Đảm bảo hai transistor làm việc ở chế độ bão hòa và đạt được Gmax> 17 dB, NFmin < 2dB, Id< 1 mA tại tần số 2.4 GHz. Tối ưu hóa sơ đồ nguyên lý theo hàm Gmin. Phối hợp trở kháng đầu vào (S11< -10 dB). Phối hợp trở kháng đầu ra (S22< -10 dB). Kiểm tra lại Gmax, NFmin, NF, tần số chọn lọc của mạch (2.4 GHz) sau khi phối hợp trở kháng. 3.4 Phân tích và đánh giá kết quả đạt được theo từng bước thiết kế 3.4.1 Các tham số của mạch trước khi tối ưu Các tham số ban đầu của mạch nguyên lý trước khi tối ưu: Bảng 3.1: Bảng các tham số ban đầu của LNA trước khi tối ưu Tham số Giá trị Vdd 1.2 V Vbias_M1 400 mV Cin = Cout 1 nF Lvdd = Lbias 10 nH Chiều dài kênh L (M1=M2) 130 nm Chiều rộng finger (M1=M2) 3 um Số Finger (M1=M2) 8 3.4.2 Xác định điện áp phân cực VGStrên M1 Mô phỏng hệ số khuếch đại Gmax, hệ số tạp âm NFmin của mạch theo điện áp phân cực VGS trên M1 (Vbias_M1) ta được đồ thị hình 3.4 sau: Hình 3.4: Đồ thị biểu diễn Gmax, NFmin theo Vbias_M1 Từ đồ thị ta thấy giá trị Vbias > 400 mV mới đảm bảo Gmax > 10 dB, NFmin < 3 dB. Dòng điện Id qua transistor ảnh hưởng trực tiếp đến công suất tiêu thụ của mạch theo biểu thức P = U*I. Công suất thấp khi Id thấp. Mà ta có ở chế độ bão hòa dòng Id tỉ lệ với bình phương VGS theo phương trình 3.1. Do vậy giá trị của Vbias bị giới hạn bởi giá trị của dòng Id. Quan sát trên hình 3.5, nhận thấy rằng Id< 1 mA khi Vbias_M1 < 500 mV. Vbias_M1<500 mV Hình 3.5: Đồ thị quan hệ giữa Vbias , số finger M2 và Id Do vậy để có được Gmax > 10 dB và Id< 1 mA ta phải chọn Vbias trong khoảng 400 mV ÷ 500 mV. 3.4.3 Xác định số finger của hai transistor Để giảm các hiệu ứng không mong muốn gây ra khi kênh rộng và nhằm tiết kiệm diện tích, giảm tạp âm, giảm giá trị điện dung kí sinh, cấu trúc nhiều figner là cấu trúc tối ưu của transistor thường được sử dụng để thiết kế các mạch cao tần. 3 finger 1 finger 2 finger Hình 3.6: Sơ đồ minh họa transistor có cùng W/L nhưng khác